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參數(shù)資料
| 型號： | SI3232PPTX-EVB |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 35/128頁 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL W/DISCRETE INTERFACE |
| 標準包裝： | 1 |
| 系列： | ProSLIC® |
| 主要目的： | 接口，模擬前端（AFE） |
| 已用 IC / 零件： | Si3232 |
| 已供物品： | 板，CD |
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Si3232
14
Preliminary Rev. 0.96
Not
Recommended
fo
r N
ew
D
esi
gn
s
Figure 2. PCLK, FSYNC Timing Diagram
Table 11. Switching Characteristics—PCLK and FSYNC Timing
(VDD, VDD1–VDD4 = 3.13 to 3.47 V, TA = 0 to 70 °C for K-Grade, –40 to 85 °C for B-Grade, CL = 20 pF)
Parameter
Symbol
Test
Conditions
Min 1
Typ 1
Max 1
Units
PCLK Period
tp
122
—
3706
ns
Valid PCLK Inputs
—
256
512
768
1.024
1.536
1.544
2.048
4.096
8.192
—
kHz
MHz
FSYNC Period2
tfs
—125
—
s
PCLK Duty Cycle Tolerance
tdty
40
50
60
%
PCLK Period Jitter Tolerance
tjitter
—
±120
ns
Rise Time, PCLK
tr
—
25
ns
Fall Time, PCLK
tf
—
25
ns
Setup Time, FSYNC to PCLK Fall
tsu1
25
—
ns
Hold Time, FSYNC to PCLK Fall
th1
20
—
ns
FSYNC Pulse Width
twfs
tp/2
—
125
s–t
p
ns
Notes:
1. All timing is referenced to the 50% level of the waveform. Input test levels are VIH – VI/O –0.4 V, VIL = 0.4 V.
2. FSYNC source is assumed to be 8 kHz under all operating conditions.
PCLK
FSYNC
t
r
t
p
t
su1
t
f
t
fs
t
h1
相關PDF資料 |
PDF描述 |
|---|---|
| SI3216MDCQX-EVB | DAUGHTER CARD W/DISCRETE INTRFC |
| M3TTK-3418J | IDC CABLE - MSD34K/MC34G/MSD34K |
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| M3UMK-1036R | IDC CABLE - MKS10K/MC10M/MCG10K |
| M1CXK-3440K | IDC CABLE - MKC34K/MC34F/X |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| SI3232-X-GQ | 制造商:SILABS 制造商全稱:SILABS 功能描述:DUAL PROGRAMMABLE CMOS SLIC WITH LINE MONITORING |
| SI3233 | 制造商:SILABS 制造商全稱:SILABS 功能描述:PROSLIC㈢ PROGRAMMABLE CMOS SLIC WITH RINGING/BATTERY VOLTAGE GENERATION |
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