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參數(shù)資料
| 型號： | sda 9205 |
| 廠商： | SIEMENS AG |
| 英文描述： | Triple 8-Bit Analog-to-Digital-Converter(三倍8位A/D轉(zhuǎn)換器) |
| 中文描述： | 三8位模擬到數(shù)字轉(zhuǎn)換器（三倍8位的A / D轉(zhuǎn)換器） |
| 文件頁數(shù)： | 21/31頁 |
| 文件大?。?/td> | 560K |
| 代理商： | SDA 9205 |
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SDA 9205-2
Semiconductor Group
21
Table 2
Output Coding for Format 4:2:2
Table 2 is valid for
V
REFL
= 0.5 V and
V
REFH
= 2.5 V
V
CA
V
CB, C
= ext. clamping level during CLAMP high pulse at
C
ext cl
on channel AINB and AINC.
= ext. clamping level during CLAMP high pulse at
C
ext cl
on channel AINA.
Step
VIN
Converter
A
<
V
CA
– 0.125 V
V
CA
– 0.125 V
V
CA
– 0.117 V
.
.
.
.
V
CA
+ 1.867 V
V
CA
+ 1.875 V
>
V
CA
+ 1.875 V
VIN
Converter
B, C
<
V
CB, C
– 1 V
V
CB, C
– 1 V
V
CB, C
– 0.992 V
.
.
.
.
V
CB, C
+ 0.992 V
V
CB, C
+ 1 V
>
V
CB, C
+ 1 V
OFL
Bit
UFL
Bit
Binary
Output
7 6 5 4 3 2 1 0
Two’s
Complement
7 6 5 4 3 2 1 0
Underflow
0
1
2
.
.
253
254
255
Overflow
0
0
0
0
.
.
0
0
0
1
1
0
0
.
.
.
0
0
0
0
0 0 0 0 0 0 0 1
0 0 0 0 0 0 0 1
0 0 0 0 0 0 0 1
0 0 0 0 0 0 1 0
.
.
1 1 1 1 1 1 0 1
1 1 1 1 1 1 1 0
1 1 1 1 1 1 1 0
1 1 1 1 1 1 1 0
1 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0
1 0 0 0 0 0 0 1
1 0 0 0 0 0 1 0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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