參數(shù)資料
型號： SC16C852VIET,151
廠商： NXP Semiconductors
文件頁數(shù)： 14/55頁
文件大?。?/td> 0K
描述： IC UART DUAL W/FIFO 36TFBGA
標準包裝： 490
特點： 可編程
通道數(shù)： 2，DUART
FIFO's： 128 字節(jié)
規(guī)程： RS485
電源電壓： 2.5V
帶自動流量控制功能： 是
帶IrDA 編碼器/解碼器： 是
帶故障啟動位檢測功能： 是
帶調(diào)制解調(diào)器控制功能： 是
帶CMOS： 是
安裝類型： 表面貼裝
封裝/外殼： 36-TFBGA
供應(yīng)商設(shè)備封裝： 36-TFBGA（3.5x3.5）
包裝： 托盤
其它名稱： 568-5662
935282518151
SC16C852VIET,151-ND
SC16C852VIET-S
SC16C852VIET-S-ND
xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxx x x x xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xx xx xxxxx
xxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxx x x
xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxx
xxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxx xxx
SC1
6
C852
V
A
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—
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Jan
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201
1
21
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f55
N
X
P
Semi
conductor
s
SC16C852V
D
u
al
UART
with
128-byte
FIFOs,
IrDA,
and
XScale
VLIO
bus
interface
Table 9.
SC16C852V internal registers
A3
A2
A1
Register
Default[1]
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
R/W
General register set[2]
0
RHR
XX
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R
0
THR
XX
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
W
0
1
IER
00
CTS
RTS
Xoff
interrupt[3]
Sleep
modem status
interrupt
receive line
status
interrupt
transmit
holding
register
interrupt
receive
holding
register
R/W
0
1
0
FCR
00
RCVR
trigger
(MSB)
RCVR
trigger
(LSB)
TX trigger
(MSB)[3]
TX trigger
(LSB)[3]
DMA mode
select
XMIT FIFO
reset
RCVR FIFO
reset
FIFOs
enable
W
0
1
0
ISR
01
FIFOs
enabled
FIFOs
enabled
INT priority
bit 4
INT priority
bit 3
INT priority
bit 2
INT priority
bit 1
INT priority
bit 0
INT status
R
0
1
LCR
00
divisor
latch
enable
set break
set parity
even parity parity enable
stop bits
word length
bit 1
word length
bit 0
R/W
1
0
MCR
00
clock
select[3]
IRDA
enable
reserved
loopback
OP2A, INT
enable
(OP1A)RTS
DTR
R/W
1
0
1
LSR
60
FIFO data
error
THR and
TSR empty
THR empty break
interrupt
framing error
parity error
overrun error receive data
ready
R
1
0
1
EFCR
00
reserved
Enable extra
feature bit-1
Enable extra
feature bit-0
Enable
TXLVLCNT/
RXLVLCNT
W
1
0
MSR
X0
CD
RI
DSR
CTS
ΔCD
ΔRI
ΔDSR
ΔCTS
R
1
SPR
FF
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R/W
Special register set[4]
0
DLL
XX
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R/W
0
1
DLM
XX
bit 15
bit 14
bit 13
bit 12
bit 11
bit 10
bit 9
bit 8
R/W
Second special register set[5]
0
1
TXLVLCNT
00
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R
1
0
RXLVLCNT
00
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
R
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PDF描述
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