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參數(shù)資料
| 型號： | SAFC165UTAH |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | EMBEDDED C166 WITH USART IOM-2 AND HDLC SUPPORT |
| 中文描述： | 嵌入式的C166與國際移民組織的USART - 2和HDLC支持 |
| 文件頁數(shù)： | 372/539頁 |
| 文件大?。?/td> | 8071K |
| 代理商： | SAFC165UTAH |
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C165UTAH
IOM-2 Interface Controller
Data Sheet
372
2001-02-23
Note:
The DCSI must be set in relation to the DCL frequency and the actual XBus
frequency. If the DCL clock is active, the DCL clock supervision counter should not
be able to count downto zero before the next rising edge of the DCL clock.
At the detection of the ISTA.DCSI interrupt and CIC_ST.DCOD being ’1’ (this indicates
the DCL clock has been switched off by the upstream device) the CPU of the C165UTAH
can deactivate the IOM-2 module.
16.6.2
Deactivation, Upstream to Downstream (C165UTAH)
The upstream unit can initiate deactivation via a series of software handshakes via the
C/I channel. The upstream unit issues a deactivation request and waits for a deactivation
indication from all downstream units. Once this is received, a deactivation confirmation
is issued, followed by the stopping of DCL and FSC, and the placing of the output pin in
a high impedance state. After the clocks are stopped, the input pin is monitored for the
presence of a timing request from the downstream unit (the input pin being pulled LOW).
The deactivation procedure is shown in
Figure 128
. After detecting the code DIU
(Deactivate Indication Upstream) the layer 1 of the UTAH responds by transmitting DID
(Deactivate Indication Downstream) during subsequent frames and stops the timing
signals synchronously with the end of the last C/I (C/I0) channel bit of the fourth frame.
The detection of the DCL shut off is the same as in Chapter 16.6.1.
16.6.3
Activation Request, Downstream (C165UTAH) to Upstream
The downstream unit can request that the clocks be restarted by pulling its data output
line (DU) LOW (this is called a timing request). In order to pull the output line to LOW,
the bit IOM_CR.SPU must be set to ’1’. Once the clocks are restarted, the downstream
units requests activation by sending an activation request upstream over the C/I channel.
After the clocks have been enabled, this may be indicated by the PU code in the C/I
channel.The downstream unit may then insert a valid code in the C/I channel.The
continuous supply of timing signals by the upstream unit is ensured as long as there is
no DI indication in the upstream C/I channel. If timing signals are no longer required and
activation is not yet requested, the downstream unit may indicate this by sending DI.
16.6.4
Activation, Upstream to Downstream (C165UTAH)
The upstream unit activates the bus by starting the clocks and following the C/I channel-
based activation handshake procedure (see
Figure 129
).
The DCL is directly connected to the fast interrupt which is held ’0’ while the DCL clock
is inactive. Once the DCL is activated, the interrupt is triggered and the CPU can activate
the IOM-2 Handler unit.
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參數(shù)描述 |
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| SAFC165UTAH-LF V1.3 | 制造商:Infineon Technologies AG 功能描述:MCU 16-bit C166 CISC/RISC ROMLess 3.3V 144-Pin TQFP |
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