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參數(shù)資料
| 型號： | PXA270 |
| 廠商： | Intel Corp. |
| 英文描述： | Electrical, Mechanical, and Thermal Specification |
| 中文描述： | 電氣，機(jī)械和熱規(guī)格 |
| 文件頁數(shù)： | 88/126頁 |
| 文件大?。?/td> | 1563K |
| 代理商： | PXA270 |
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6-24
Electrical, Mechanical, and Thermal Specification
Intel PXA270 Processor
AC Timing Specifications
6.4.4.1.2
Synchronous Flash Read Parameters and Timing Diagrams
Table 6-17
lists the timing parameters used in
Figure 6-15
, and, for stacked flash packages,
Figure 6-16
.
Table 6-17. Synchronous Flash Read AC Specifications (Sheet 1 of 2)
Symbols
Parameters
MIN
TYP
MAX
MIN
TYP
MAX
MIN
TYP
MAX
Units
N
Divide by 1
2
Divide by 2
3
Divide by 4
4
tffCLK
SDCLK0 period
9.6
—
38.5
19.
2
—
76.9
38.5
—
154
ns
1
tffAS
MA<25:0> setup to
nSDCAS (as
nADV) asserted
1
—
1
1
—
2
1
—
4
CLK_MEM
—
tffCES
nCS setup to
nSDCAS (as
nADV) asserted
1
—
1
1
—
2
1
—
4
CLK_MEM
—
tffADV
nSDCAS (as
nADV) pulse width
1
—
1
3
—
3
7
—
7
CLK_MEM
—
tffOS
nSDCAS (as
nADV) deassertion
to nOE assertion
1
FCC – 1
(for
FCC<5)
FCC – 2
(for
FCC>=5)
13
2
(FCC – 1)
* 2
(for
FCC<5)
(FCC – 2)
* 2
(for
FCC>=5)
26
7
(FCC * 4)
– 7
(for
FCC<5)
(FCC – 2)
* 4
(for
FCC>=5)
52
CLK_MEM
5
tffCEH
nOE deassertion to
nCS deassertion
4
—
4
8
—
8
16
—
16
CLK_MEM
—
tffDS
CLK to data valid
2
FCC
15
2
FCC
15
2
FCC
15
CLK_MEM
5
VCC_MEM =
1.8V +20% / -5%
6
VCC_MEM =
2.5V +/- 10%
7
VCC_MEM =
3.3V +/- 10%
8
tffSDOS
MA<25:0>,
MD<31:0>,
DQM<3:0>,
nCS<3:0>,
nSDCAS (nADV),
nWE, nOE,
RDnWR output
setup time to
SDCLK<2:1> rise
TBD
—
—
TB
D
—
—
TBD
—
—
ns
—
tffSDOH
MA<25:0>,
MD<31:0>,
DQM<3:0>,
nCS<3:0>,
nSDCAS (nADV),
nWE, nOE,
RDnWR output
hold time from
SDCLK<2:1> rise
TBD
—
—
TB
D
—
—
TBD
—
—
ns
—
VCC_CORE = 0.85 V +/
– 10%, with 1.71 V<=
VCC_MEM <= 3.63 V
VCC_CORE = 1.1 V +/–
10%, with 1.71 V <=
VCC_MEM <= 3.63 V
VCC_CORE = 1.3 V +/–
10%, with 1.71 V <=
VCC_MEM <= 3.63 V
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