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參數(shù)資料
| 型號(hào)： | PEF22554HT |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | DATACOM, FRAMER, PQFP144 |
| 封裝： | GREEN, PLASTIC, LBGA-160 |
| 文件頁數(shù)： | 73/700頁 |
| 文件大小： | 25742K |
| 代理商： | PEF22554HT |
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QuadFALC
TM
PEF 22554 E
Functional Description E1
Data Sheet
164
Rev. 1.2, 2006-01-26
If a time slot is used or not for PRBS transmission and reception is controlled by the registers PRBSTS1..4
(PRBSTS1_E). The number of used time slots for PRBS is refered to as “N”. The range of N is 1, ..., 32 for E1
because of the frame bit. The time slot selection 0 up to 31 for E1 by PBBSTS(1:4) is common for all four ports
respectively.
The N multiple time slots are selected arbitrarily for PRBS. The PRBS data stream has to be written into or read
from the time slots consecutive respectively.
The selected time slot numbers are related to the mapping used on the system interface.
Note that deselection of time slot 0 (PRBSTS1.TS0 = 0
B) perfomes a “framed” mode.
For TPC0.PRM not 00
B, normally all eight bits of the time slots are used for PRBS (“N × 64 kbit/s”). To allow CAS-
BR in T1 mode, only 7 MSBs of the selected time slots can be optionally used for PRBS to avoid CAS disturbance
(“N
× 56 kbit/s”), the eights bit of all time slots (which is the CAS bit in T1) is not used for PRBS. Setting of this
mode is performed by setting the register bits TPC0.PRM(1:0) to 11
B. Note that this mode can be used also in E1
mode, but makes no sense: In E1 CAS disturbance can be avoided by deselection of the appropriate time slot 16.
Note that in “N
× 64 kbit/s” mode and if all time slots are selected by PRBSTS(1:4) all bits in the frame are used
for PRBS (that is an “unframed” mode).
The PRBS pattern (polynomials) can be selected to be 2
11-1, 215-1, 220-1or 223-1 by the register bits
TPC0.PRP(1:0) and LCR1.LLBP (LCR1_T), see Table 43. For definition of this polynomials see the Standards
ITU-T O.150, O.151. and TR62441. The polynomials 2
11-1 and 223-1 can be selected only if TPC0.PRM unequal
00
B.
Transmission of PRBS pattern is enabled by register bit LCR1.XPRBS. With the register bit LCR1.FLLB switching
between not inverted and inverted transmit pattern can be done.
The receive monitoring of PRBS patterns is enabled by register bit LCR1.EPRM. In general, depending on bit
LCR1.EPRM the source of the interrupt status bit ISR1.LLBSC changed, see register description. The type of
detected PRBS pattern in the receiver is shown in the status register bits PRBSSTA.PRS. Every change of the
bits PRS in PRBSSTA sets the interrupt bit ISR1.LLBSC if register bit LCR1.EPRM is set. No pattern is also
detected if the mode “alarm simulation” is active.
The detection of all_zero or all_ones pattern is done over 12, 16, 21 or 24 consecutive bits, depending on the
selected PRBS polynomial (2
11-1, 215-1, 220-1or 223-1 respectively). The detection of all_zero or all_ones is
independent on LCR1.FLLB.
The destinction between all-ones and all-zeros pattern is possible by combination of .
The information about the first reached PRBS status after the PRBS monitor was enabled (“PRBS pattern
detected” or “inverted PRBS pattern detected”) with
The status information “all-zero pattern detected” or “all-ones pattern detected”
If an “all-one” or an “all-zero” pattern is detected by the PRBS monitor, the interrupt status bit ISR1.LLBSC is set
not only once, but is set permanent. To avoid that the LLBSC interrupt is issued permanent and the HOST micro
controller would permanent be occupied, the following proceeding is recommended:
After reading of the interrupt status bit ISR1.LLBSC , the appropriate interrupt routine should set the interrupt mask
bits IMR1.LLBSC to 1, after an “all-one” or an “all-zero” pattern was indicated, to avoid permanent interrupts
issued by the QuadFALC
TM. The PRBS status register bits PRBSSTA.PRS should be polled to detect changes in
the pattern, for example once per second, using the ISR3.SEC interrupt. In case PRBSSTA.PRS(2:1) is unequal
11
B, the interrupt mask bits should be cleared to return to normal operation.
Because every bit error in the PRBS sequence increments the bit error counter BEC, no special status information
like “PRBS detected with errors” is given here.
The time slot selection is related to the mapping used on the system interface.
Table 43
Supported PRBS Polynomials
TPC0.PRP(1:0)
TPC0.PRM
LCR1.LLBP
Kind of Polynomial Comment
00
01 or 11
X
2
11 -1
01
01 or 11
X
2
15 -1
10
01 or 11
X
2
20 -1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
| PFC04101.8UHKT | 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PEF22554HT V2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HTV2.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| PEF22554H-TV2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HT-V2.1 | 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1 |
| PEF22554HTV3.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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