參數(shù)資料
型號： PEF22554HT
廠商： INFINEON TECHNOLOGIES AG
元件分類： 數(shù)字傳輸電路
英文描述： DATACOM, FRAMER, PQFP144
封裝： GREEN, PLASTIC, LBGA-160
文件頁數(shù)： 642/700頁
文件大?。?/td> 25742K
代理商： PEF22554HT
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Data Sheet
677
Rev. 1.2, 2006-01-26
QuadFALC
TM
PEF 22554 E
Operational Description
During and after reset all internal flip-flops are reset and most of the control registers are initialized with default
values.
After reset the complete device is initialized, especially to E1 operation and “flexible master clocking mode”. All
new features against the QuadFALC
are disabled. The complete initialization is listed in Table 168. Additionally
all interrupt mask registers IMR(7:0) are initialized to FF
H, so that not masking is performed.
After reset the QuadFALC
TM must be configured first. General guidelines for configuration are described in
Chapter 11.4 for E1 mode and Chapter 11.5 for T1/J1 mode.
For reset see also Chapter 3.4.6.1.
11.3
Device Initialization
After reset, the QuadFALC
TM is initialized for E1 doubleframe format with register values listed in the following
table.
Table 168
Initial Values after Reset
Register
Reset Value
Meaning
GPC1
00
H
Compatibility mode selected
FMR0
00
H
NRZ Coding, no alarm simulation.
FMR1, FMR2
00
H
E1-doubleframe format, 2 Mbit/s system data rate, no AIS transmission to
remote end or system interface, payload loop off.
SIC1, SIC2,
SIC3
00
H, 00H, 00H
8.192 MHz system clocking rate, receive buffer 2 frames, transmit buffer
bypass, data sampled or transmitted on the falling edge of SCLKR/X,
automatic freeze signaling, data is active in the first channel phase
LOOP,
XSW,
XSP,
TSWM
00
H,00H, 00H, 00H
Channel loop-back and single frame mode are disabled.
All bits of the transmitted service word are cleared. Spare bit values are
cleared.
No transparent mode active.
XC0
XC1
00
H, 9CH
The transmit clock offset is cleared.
The transmit time slot offset is cleared.
RC0, RC1
00
H, 9CH
The receive clock slot offset is cleared.
The receive time slot offset is cleared.
IDLE, ICB(4:1)
00
H, 00H
Idle channel code is cleared.
Normal operation (no “Idle Channel” selected).
LIM0, LIM1,
PCD, PCR
00
H, 00H, 00H, 00H Slave Mode, local loop off
Analog interface selected; remote loop off; Pulse count for LOS detection
cleared; Pulse count for LOS recovery cleared
XPM(2:0)
40
H, 03H, 7BH
E1 Transmit pulse template for 0 m but with unreduced amplitude (note that
transmitter is in tristate mode)
IMR(5:0)
FF
H
All interrupts are disabled
RTR(4:1)
TTR(4:1)
TSS2
TSS3
All 00
H
All 00
H
00
H
00
H
No time slots selected
GCR
00
H
Internal second timer, power on
CMR1
00
H
RCLK output: DPLL clock, DCO-X enabled, DCO-X internal reference clock
CMR2
00
H
SCLKR selected, SCLKX selected, receive synchronization pulse sourced
by SYPR, transmit synchronization pulse sourced by SYPX
相關(guān)PDF資料
PDF描述
PES12-42S-N0024
PESD3V3V4UK,132 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE
PF38F3050L0YUQ3A SPECIALTY MEMORY CIRCUIT, PBGA88
PFC04108.2UHKT 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR
PFC04101.8UHKT 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
PEF22554HT V2.1 制造商:Infineon Technologies AG 功能描述:
PEF22554HTV2.1 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
PEF22554H-TV2.1 制造商:Infineon Technologies AG 功能描述:
PEF22554HT-V2.1 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1
PEF22554HTV3.1 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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