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參數(shù)資料
| 型號： | P9S12XEP100J1VAA |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 394/1036頁 |
| 文件大?。?/td> | 3356K |
| 代理商： | P9S12XEP100J1VAA |
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Chapter 10 XGATE (S12XGATEV3)
MC9S12XE-Family Reference Manual , Rev. 1.07
394
Freescale Semiconductor
10.8.3
Cycle Notation
Table 10-22
show the XGATE access detail notation. Each code letter equals one XGATE cycle. Each
letterimpliesadditionalwaitcyclesifmemoriesorperipheralsarenotaccessible.Memoriesorperipherals
are not accessible if they are blocked by the S12X_CPU. In addition to this Peripherals are only accessible
every other XGATE cycle. Uppercase letters denote 16 bit operations. Lowercase letters denote 8 bit
operations. The XGATE is able to perform two bus or wait cycles per S12X_CPU cycle.
10.8.4
Thread Execution
When the RISC core is triggered by an interrupt request (see
Figure 10-1
) it first executes a vector fetch
sequence which performs three bus accesses:
1.
A
V
-cycle to fetch the initial content of the program counter.
2.
A
V
-cycle to fetch the initial content of the data segment pointer (R1).
3.
A
P
-cycle to load the initial opcode.
Afterwards a sequence of instructions (thread) is executed which is terminated by an "RTS" instruction. If
further interrupt requests are pending after a thread has been terminated, a new vector fetch will be
performed. Otherwise the RISC core will either resume a previous thread (beginning with a
P
-cycle to
refetchtheinterruptedopcode)oritwillbecomeidleuntilanewinterruptrequestisreceived.Athreadcan
only be interrupted by an interrupt request of higher priority.
10.8.5
Instruction Glossary
This section describes the XGATE instruction set in alphabetical order.
Table 10-22. Access Detail Notation
V
— Vector fetch: always an aligned word read, lasts for at least one RISC core cycle
P
— Program word fetch: always an aligned word read, lasts for at least one RISC core cycle
r
— 8 bit data read: lasts for at least one RISC core cycle
R
— 16 bit data read: lasts for at least one RISC core cycle
w
— 8 bit data write: lasts for at least one RISC core cycle
W
— 16 bit data write: lasts for at least one RISC core cycle
A
— Alignment cycle: no read or write, lasts for zero or one RISC core cycles
f
— Free cycle: no read or write, lasts for one RISC core cycles
Special Cases
PP/P
— Branch:
PP
if branch taken,
P
if not
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PDF描述 |
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