- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄383732 > P312XDP512F0VAAR (飛思卡爾半導(dǎo)體(中國(guó))有限公司) Covers, S12XD, S12XB & S12XA Families PDF資料下載
參數(shù)資料
| 型號(hào)： | P312XDP512F0VAAR |
| 廠商： | 飛思卡爾半導(dǎo)體(中國(guó))有限公司 |
| 英文描述： | Covers, S12XD, S12XB & S12XA Families |
| 中文描述： | 封面，S12XD，S12XB |
| 文件頁(yè)數(shù)： | 358/1350頁(yè) |
| 文件大?。?/td> | 3951K |
| 代理商： | P312XDP512F0VAAR |
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Chapter 7 Enhanced Capture Timer (S12ECT16B8CV2)
MC9S12XDP512 Data Sheet, Rev. 2.17
358
Freescale Semiconductor
If the corresponding NOVWx bit of the ICOVW register is set, the capture register or its holding
register cannot be written by an event unless they are empty (see
Section 7.4.1.1, “IC Channels”
).
Thiswill preventthe capturedvalue frombeing overwrittenuntil itisreador latched inthe holding
register.
2. IC Queue Mode (LATQ = 0)
ThemaintimervalueismemorizedintheICregisterbyavalidinputpintransition(see
Figure 7-67
and
Figure 7-68
).
If the corresponding NOVWx bit of the ICOVW register is cleared, with a new occurrence of a
capture, the value of the IC register will be transferred to its holding register and the IC register
memorizes the new timer value.
If the corresponding NOVWx bit of the ICOVW register is set, the capture register or its holding
register cannot be written by an event unless they are empty (see
Section 7.4.1.1, “IC Channels”
).
In queue mode, reads of the holding register will latch the corresponding pulse accumulator value
to its holding register.
7.4.1.1.3
Delayed IC Channels
There are four delay counters in this module associated with IC channels 0–3. The use of this feature is
explained in the diagram and notes below.
Figure 7-72. Channel Input Validity with Delay Counter Feature
In
Figure 7-72
a delay counter value of 256 bus cycles is considered.
1. Input pulses with a duration of (DLY_CNT – 1) cycles or shorter are rejected.
2. Input pulses with a duration between (DLY_CNT – 1) and DLY_CNT cycles may be rejected or
accepted, depending on their relative alignment with the sample points.
3. Input pulses with a duration between (DLY_CNT – 1) and DLY_CNT cycles may be rejected or
accepted, depending on their relative alignment with the sample points.
4. Input pulses with a duration of DLY_CNT or longer are accepted.
1
2
3
253
254
255
256
BUS CLOCK
DLY_CNT
INPUT ON
CH0–3
Rejected
Accepted
INPUT ON
CH0–3
INPUT ON
CH0–3
Accepted
INPUT ON
CH0–3
Rejected
0
255 Cycles
255.5 Cycles
255.5 Cycles
256 Cycles
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PDF描述 |
|---|---|
| P312XDP512F0VAG | Covers, S12XD, S12XB & S12XA Families |
| P312XDP512F0VAGR | Covers, S12XD, S12XB & S12XA Families |
| P312XDP512F0VAL | Covers, S12XD, S12XB & S12XA Families |
| P312XDP512F0VALR | Covers, S12XD, S12XB & S12XA Families |
| P312XDP512F0VFU | Covers, S12XD, S12XB & S12XA Families |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| P312XDP512J1VAAR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers |
| P3-13 | 制造商:ITT Interconnect Solutions 功能描述:P3-13 - Bulk |
| P3130 | 制造商:Switchcraft 功能描述: |
| P31-300 | 制造商:SEMIKRON 制造商全稱:Semikron International 功能描述:For stud devices |
| P313-001 | 制造商:Tripp Lite 功能描述:MINI STEREO DUBBING CORD Y ADAPTER 3.5MM M TO (2) 3.5MM F - - Bulk |
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