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參數(shù)資料
| 型號： | NCN6004AFTBR2 |
| 廠商： | ON Semiconductor |
| 文件頁數(shù)： | 5/40頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC INTERFACE SAM/SIM DUAL 48TQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 應(yīng)用： | PC，PDA |
| 接口： | 微控制器 |
| 電源電壓： | 1.8 V ~ 5.5 V |
| 封裝/外殼： | 48-TQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 48-TQFP（7x7） |
| 包裝： | 剪切帶 (CT) |
| 安裝類型： | 表面貼裝 |
| 其它名稱： | NCN6004AFTBR2OSCT |
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NCN6004A
http://onsemi.com
13
DIGITAL DYNAMIC SECTION NORMAL OPERATING MODE
Rating
Symbol
Pin
Min
Typ
Max
Unit
Card Signal Sequence Interval, CRD_VCC_A and CRD_VCC_B:
CRD_IO_A, CRD_RST_A, CRD_CLK_A, CRD_C4_A, CRD_C8_A
CRD_IO_B, CRD_RST_B, CRD_CLK_B, CRD_C4_B, CRD_C8_B
tdseq
24, 23,
30, 37,
38, 31
0.5
2
ms
Internal RESET Delay
tdreset
1.0
ms
Internal STATUS Delay Time
tdready
46
1.0
ms
PWR_ON Low State Pulse Width (Figure 11), Assuming CRD_VCC
reservoir capacitor = 10
mF.
tpwrlow
8
5
ms
PWR_ON High State Pulse Width (Figure 11)
tpwrset
8
200
ns
PWR_ON Preset Delay (Figure 11)
tpwrpre
5, 7, 8
300
ns
PWR_ON Programming Hold Time (Figure 11)
tpwrhold
5, 7, 8
100
ns
PWR_ON to CARD_SEL Change Delay Time (Figure 12)
tcseldly
5, 6, 8
100
ns
PGM to PWR_ON Delay Time (Figure 12)
tpgmdly
5, 6, 8
300
ns
PWR_ON internal Set/Reset Pulses Width (Figure 12)
tpwrp
8
20
ns
DIGITAL DYNAMIC SECTION PROGRAMMING MODE
Rating
Symbol
Pin
Min
Typ
Max
Unit
Data Setup Time, Time Reference = PGM, A0, A1, A2, A3, CARD_SEL,
and CS.
Data Signal Rise and Fall Time
tsmod
tsmodtr
8, 46, 1, 2,
3, 4, 5, 6
100
50
ns
Data Hold Time, Time Reference = PGM, A0, A1, A2, A3, CARD_SEL,
and CS.
tsmod
tsmodtr
8, 46, 1, 2,
3, 4, 5, 6
100
50
ns
Chip Select CS Low State Pulse Width
CS Signal Rise and Fall Time
twcs
trfcs
7
300
50
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| MC33560DWR2 | IC INTERFACE PWR MANAGMT 24SOIC |
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| MC33560DTBR2 | IC INTERFACE PWR MANAGMT 24TSSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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