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參數(shù)資料
| 型號(hào)： | MT90883 |
| 廠商： | Zarlink Semiconductor Inc. |
| 英文描述： | TDM to Packet Processors |
| 中文描述： | TDM到分組處理器 |
| 文件頁(yè)數(shù)： | 44/97頁(yè) |
| 文件大?。?/td> | 702K |
| 代理商： | MT90883 |
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MT90880/1/2/3
Data Sheet
44
Zarlink Semiconductor Inc.
Asynchronous Mode
In
asynchronous mode
, each port uses its own clock to sample and drive the data streams. Since each clock
can be at a slightly different frequency, trunking of timeslots is restricted to be within the same stream. The TDM
cross-connect switch cannot be used in asynchronous mode.
The diagram in Figure 22 shows how the device might be connected to T1/E1 framers in asynchronous mode.
Each incoming line is independently timed, bypassing the DPLL in the MT9088x device. The MT9076 contains
an integrated PLL to multiply up the line rate to the 4.096 MHz ST-bus clock.
Figure 22 - Connecting Framers to the MT90880 in Asynchronous Mode
MT90880
TDM-IP Processor
WAN_STI0
WAN_STO0
WAN_CLKI0
WAN_FRMI0
8 KHz
4.096 MHz
WAN_STI1
WAN_STO1
WAN_CLKI1
WAN_FRMI1
WAN_STI31
WAN_STO31
WAN_CLKI31
WAN_FRMI31
DPLL
Bypassed in Async. mode
MUX
WAN_CLKO
WAN_FRMO
MT9076
Combined
Framer-LIU
DO
DI
C4b
F0b
T1 or E1 line
8 KHz
4.096 MHz
MT9076
Combined
Framer-LIU
DO
DI
C4b
F0b
T1 or E1 line
8 KHz
4.096 MHz
MT9076
Combined
Framer-LIU
DO
DI
C4b
F0b
T1 or E1 line
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