參數(shù)資料
型號： MSC7113VM800
廠商： Freescale Semiconductor
文件頁數(shù)： 17/60頁
文件大小： 0K
描述： IC DSP PROCESSOR 16BIT 400MAPBGA
標(biāo)準(zhǔn)包裝： 90
系列： StarCore
類型： SC1400 內(nèi)核
接口： 主機(jī)接口，I²C，UART
時鐘速率： 200MHz
非易失內(nèi)存： 外部
芯片上RAM： 208kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.20V
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 400-LFBGA
供應(yīng)商設(shè)備封裝： 400-MAPBGA（17x17）
包裝： 托盤
MSC7113 Data Sheet, Rev. 11
Electrical Characteristics
Freescale Semiconductor
24
2.5.4
DDR DRAM Controller Timing
This section provides the AC electrical characteristics for the DDR DRAM interface.
2.5.4.1
DDR DRAM Input AC Timing Specifications
Table 17 provides the input AC timing specifications for the DDR DRAM interface.
Figure 4. Timing Diagram for a Reset Configuration Write
Table 17. DDR DRAM Input AC Timing
No.
Parameter
Symbol
Min
Max
Unit
Mask Set
1L44X
Mask Set
1M88B
—
AC input low voltage
VIL
—VREF – 0.31
VREF – 0.31
V
—
AC input high voltage
VIH
VREF + 0.31
VDDM + 0.3
V
201
Maximum Dn input setup skew relative to DQSn
input
—
1026
900
ps
202
Maximum Dn input hold skew relative to DQSn
input
—
386
900
ps
Notes:
1.
Maximum possible skew between a data strobe (DQSn) and any corresponding bit of data (D[8n + {0...7}] if 0
≤ n ≤ 7).
2.
See Table 18 for tCK value.
3.
Dn should be driven at the same time as DQSn. This is necessary because the DQSn centering on the DQn data tenure is
done internally.
Figure 5. DDR DRAM Input Timing Diagram
PORESET
Internal
HRESET
Input
Output(I/O)
Configuration Pins
are sampled
2
1
Dn
DQSn
D1
D0
201
202
201
Note: DQS centering is done internally.
相關(guān)PDF資料
PDF描述
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