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參數資料
| 型號： | MPC8568E-MDS-PB |
| 廠商： | Freescale Semiconductor |
| 文件頁數： | 91/139頁 |
| 文件大小： | 0K |
| 描述： | MOD DEV SYSTEM POWERQUICC III |
| 標準包裝： | 1 |
| 系列： | PowerQUICC III™ |
| 類型： | MPU |
| 適用于相關產品： | MPC8568E |
| 所含物品： | 板 |
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MPC8568E/MPC8567E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 1
Freescale Semiconductor
55
JTAG
Figure 30 provides the AC test load for TDO and the boundary-scan outputs.
Figure 30. AC Test Load for the JTAG Interface
Figure 31 provides the JTAG clock input timing diagram.
Figure 31. JTAG Clock Input Timing Diagram
Figure 32 provides the TRST timing diagram.
Figure 32. TRST Timing Diagram
JTAG external clock to output high impedance:
Boundary-scan data
TDO
tJTKLDZ
tJTKLOZ
3
19
9
ns
5, 6
Notes:
1. All outputs are measured from the midpoint voltage of the falling/rising edge of tTCLK to the midpoint of the signal in question.
The output timings are measured at the pins. All output timings assume a purely resistive 50-
Ω load (see Figure 30).
Time-of-flight delays must be added for trace lengths, vias, and connectors in the system.
2. The symbols used for timing specifications herein follow the pattern of t(first two letters of functional block)(signal)(state) (reference)(state)
for inputs and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. For example, tJTDVKH symbolizes JTAG
device timing (JT) with respect to the time data input signals (D) reaching the valid state (V) relative to the tJTG clock reference
(K) going to the high (H) state or setup time. Also, tJTDXKH symbolizes JTAG timing (JT) with respect to the time data input
signals (D) went invalid (X) relative to the tJTG clock reference (K) going to the high (H) state. Note that, in general, the clock
reference symbol representation is based on three letters representing the clock of a particular functional. For rise and fall
times, the latter convention is used with the appropriate letter: R (rise) or F (fall).
3. TRST is an asynchronous level sensitive signal. The setup time is for test purposes only.
4. Non-JTAG signal input timing with respect to tTCLK.
5. Non-JTAG signal output timing with respect to tTCLK.
6. Guaranteed by design
Table 45. JTAG AC Timing Specifications (Independent of SYSCLK) 1 (continued)
At recommended operating conditions (see Table 3).
Parameter
Symbol 2
Min
Max
Unit
Notes
Output
Z0 = 50 Ω
OVDD/2
RL = 50 Ω
JTAG
tJTKHKL
tJTGR
External Clock
VM
tJTG
tJTGF
VM = Midpoint Voltage (OVDD/2)
TRST
VM = Midpoint Voltage (OVDD/2)
VM
tTRST
相關PDF資料 |
PDF描述 |
|---|---|
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| VI-B7T-EY | CONVERTER MOD DC/DC 6.5V 50W |
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參數描述 |
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