參數(shù)資料
型號： MPC8568E-MDS-PB
廠商： Freescale Semiconductor
文件頁數(shù)： 28/139頁
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描述： MOD DEV SYSTEM POWERQUICC III
標(biāo)準(zhǔn)包裝： 1
系列： PowerQUICC III™
類型： MPU
適用于相關(guān)產(chǎn)品： MPC8568E
所含物品： 板
MPC8568E/MPC8567E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 1
Freescale Semiconductor
123
Clocking
23.3
e500 Core PLL Ratio
Table 84 describes the clock ratio between the e500 core complex bus (CCB)platform and the e500 core
clock. This ratio is determined by the binary value of LBCTL, LALE and LGPL2 at power up, as shown
23.4
QE/SYSCLK PLL Ratio
The QE clock is defined by a multiplier and divisor applied to the SYSCLK input signal, as shown in the
following equation:
QE clock = SYSCLK * cfg_ce_pll[0:4].
The multiplier and divisor is determined by the binary value of PA[0:4] at power up.
0101
5:1
1101
20:1
0110
6:1
1110
Reserved
0111
Reserved
1111
Reserved
Table 84. e500 Core to CCB Clock Ratio
Binary Value of
LBCTL, LALE,
LGPL2 Signals
e500 core:CCB Clock Ratio
Binary Value of
LBCTL, LALE,
LGPL2 Signals
e500 core:CCB Clock Ratio
000
4:1
100
2:1
001
9:2
101
5:2
010
Reserved
110
3:1
011
3:2
111
7:2
Table 85. QE Clock Multiplier cfg_ce_pll[0:4]
Binary Value of
PA[0:4] Signals
cfg_ce_pll[0:4]
Binary Value of
PA[0:4] Signals
cfg_ce_pll[0:4]
0_0000
16
1_0000
16
0_0001
Reserved
1_0001
17
0_0010
2
1_0010
18
0_0011
3
1_0011
19
0_0100
4
1_0100
20
0_0101
5
1_0101
21
0_0110
6
1_0110
22
0_0111
7
1_0111
23
Table 83. CCB Clock Ratio (continued)
Binary Value of
LA[28:31] Signals
CCB:SYSCLK Ratio
Binary Value of
LA[28:31] Signals
CCB:SYSCLK Ratio
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PDF描述
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參數(shù)描述
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MPC8568VTAQGG 功能描述:微處理器 - MPU 8568 1GHz Non Encrypt RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324
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