參數(shù)資料
型號(hào)： MPC823CZT25
廠商： MOTOROLA INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, RISC PROCESSOR, PBGA256
封裝： 23 X 23 MM, 1.27 MM PITCH, PLASTIC, BGA-256
文件頁數(shù)： 155/1407頁
文件大小： 13074K
代理商： MPC823CZT25
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Development Capabilities and Interface
20-24
MPC823 USER’S MANUAL
MOTOROLA
DEVELOPMENT
20
CAPABILITIES
&
INTERFACE
20.4.2.1 DEBUG MODE ENABLE VS. DEBUG MODE DISABLE. For protection
purposes, there are two possible working modes—debug mode enable and debug mode
disable. These modes are selected once at reset. Debug mode is enabled by asserting the
DSCK pin during reset and the state of this pin is sampled three clocks before SRESET
negation. If the DSCK pin is sampled negated, debug mode is disabled until a subsequent
reset that occurs when the DSCK pin is asserted. When debug mode is disabled, the internal
watchpoint/breakpoint hardware is still operational and can be used by a software monitor
program for debugging purposes. A timing diagram for the enabling debug mode is
illustrated in Figure 20-7
When debug mode is disabled, all development support registers are accessible when
MSRPR =0 and can be used by the monitor debugger software. However, the processor
never enters debug mode and the ICR and DER are only used to assert or negate the freeze
signal. For more information on the software monitor debugger, refer to
Section 20.5 Software Monitor Debugger. Only when the core is in debug mode, are all
development support registers accessible. Therefore, the development system has full
control of the core’s development support features. For more information, see Table 20-12.
20.4.2.2 ENTERING DEBUG MODE. Debug mode entry can be the result of a number of
events. All events have a programmable enable bit so you can selectively decide that the
cause of debug mode entry as well as the events that require regular interrupt handling.
Entering debug mode is possible immediately out of reset, thus allowing a system to be
debugged without ROM. Specially programming the development port during reset makes
this possible. If the DSCK pin is asserted during SRESET assertion and after SRESET
negation, the processor will take a breakpoint exception and go directly to debug mode
instead of fetching the reset vector.
Note: SRESET negation time depends on an external pull-up resistor, so any reference
to SRESET negation time refers to the time the MPC823 releases SRESET. If
the rise time of SRESET is long because of a large resistor, the setup time for
the debug port signals should be adjusted accordingly.
相關(guān)PDF資料
PDF描述
MPC823ZT25 32-BIT, RISC PROCESSOR, PBGA256
MPC8241LVR200X 32-BIT, 200 MHz, RISC PROCESSOR, PBGA357
MPC8241LVR166X 32-BIT, 166 MHz, RISC PROCESSOR, PBGA357
MPC8241LVR266D 32-BIT, 266 MHz, RISC PROCESSOR, PBGA357
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