參數(shù)資料
型號： MFC2000
廠商： Electronic Theatre Controls, Inc.
英文描述： Multifunctional Peripheral Controller 2000
中文描述： 2000年多功能外設(shè)控制器
文件頁數(shù)： 333/426頁
文件大小： 2133K
代理商： MFC2000
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Hardware Description
MFC 2000 Multifunctional Peripheral Controller 2000
100723A
Conexant
17-11
Interrupt Mask Register
Address
Bit 15
(Not Used)
Bit 14
DMARIRQ
Bit 13
DMAFIRQ
Bit 12
HTE
Bit 11
RDX
Bit 10
IVT
Bit 9
Bit 8
Default
Rst. Value
x0000000b
Read Value
00h
Parallel Port Interrupt
Mask.
(PIOIRQMask)
$01FF8211
MASK
MASK
MASK
MASK
MASK
CRX
MASK
DRX
MASK
Address
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Default
Rst. Value
00h
Read Value
00h
Parallel Port Interrupt
Mask
(PIOIRQMask)
$01FF8210
The mask register will be used to enable the interrupts when writing one to each corresponding bit and disable the
interrupts when writing zero to the corresponding bit.
INIL
MASK
INIH
MASK
AFDL
MASK
AFDH
MASK
STRL
MASK
STRH
MASK
SINL
MASK
SINH
MASK
FIFO Interface Register
Address
Bit 15
(Not Used)
Bit 14
(Not Used)
Bit 13
REVFIFO_
LCLCLEARI
NG
(RD)
Bit 12
REVFIFO_
LCLFLUSHI
NG
(RD)
Bit 11
REVFIFO_
LCLREQ
Bit 10
FWDFIFO_
LCLCLEARI
NG
(RD)
Bit 9
Bit 8
Default
Rst. Value
xx000000b
Read Value
00h
Parallel Port
FIFO Interface
PIOFIFOIF
01FF8213
(RD)
FWDFIFO_
LCLFLUSHI
NG
(RD)
FWDFIFO_
LCLREQ
(RD)
Address
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Default
Rst. Value
00h
Read Value
00h
Parallel Port
FIFO Interface
PIOFIFOIF
01FF8212
REVFIFO_FLUSH
REVFIFO_ENABLE
REVFIFO_
LCLCLR
FWDFIFO_
LCLCLR
FWDFIFO_
TC0EN
FWDFIFO_
ENABLE
FWDFIFO_
FLUSH
REVFIFO_
TC0EN
REVFIFO_
ENABLE
REVFIFO_
FLUSH
causes the reverse FIFO to execute a flush of its contents.
enables the reverse FIFO operation. When false, any pending DMA
requests are first completed before the reverse FIFO becomes
disabled.
When low it
enables the reverse FIFO DMA operation.
causes the forward FIFO to execute a flush of its contents.
enables the forward FIFO operation. When false, any pending DMA
requests are first completed before the forward FIFO becomes
disabled.
When low it enables the forward FIFO DMA operation.
FWD FIFO local asynchronous clear except waits for any pending
DMA requests to finish before reset.
REV FIFO local asynchronous clear except waits for any pending
DMA requests to finish before reset.
FWD FIFO local request is similar to dmareq but ignores dmaEq0
input. Used for firmware DMA as a status signal.
high when lclFlush is pulsed high and stays high until the FIFO is
flushed.
high when lclClr is pulsed and stays high until the clear can be
done(no dmaReq).
REV FIFO local request is similar to dmareq but ignores dmaEq0
input. Used for firmware DMA as a status signal.
high when lclFlush is pulsed high and stays high until the FIFO is
flushed.
high when lclClr is pulsed and stays high until the clear can be done
(no dmaReq).
REVFIFO_TC0EN
FWDFIFO_FLUSH
FWDFIFO_ENABLE
FWDFIFO_TC0ENA
FWDFIFO_LCLCLR
REVFIFO_LCLCLR
FWDFIFO_LCLREQ
FWDFIFO_LCLFLUSHING
FWDFIFO_LCLCLEARING
REVFIFO_LCLREQ
REVFIFO_LCLFLUSHING
REVFIFO_LCLCLEARING
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