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參數(shù)資料
| 型號： | L80223 |
| 英文描述： | L80223 10BASE-T/100BASE- TX/FX Ethernet PHY technical manual |
| 中文描述： | L80223 10BASE-T/100BASE-德克薩斯州/ FX以太網(wǎng)物理層技術(shù)手冊 |
| 文件頁數(shù)： | 75/192頁 |
| 文件大小： | 1306K |
| 代理商： | L80223 |
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Draft 6/5/00
Management Interface
3-5
Copyright 2000 by LSI Logic Corporation. All rights reserved.
twisted-pair inputs. The signal is clocked out on the falling
edge of RX_CLK.
If the device is placed in the Bypass 4B5B Decoder mode
(the BYP_ENC bit is set in the MI serial port Configura-
tion 1 register), this pin is reconfigured to be the fifth RXD
receive data output, RXD4.
TX_CLK
Transmit Clock Output
Transmit data from the controller on TXD, TX_EN, and
TX_ER is clocked in on the rising edge of TX_CLK and
OSCIN.
O
TXD[3:0]
Transmit Data Input
TXD[3:0] contain input nibble data to be transmitted on
the TP outputs, and they are clocked in on the rising
edge of TX_CLK and OSCIN when TX_EN is asserted.
I
TX_EN
Transmit Enable Input
TX_EN must be asserted HIGH to indicate that data on
TXD and TX_ER is valid. TX_ER is clocked in on the ris-
ing edge of TX_CLK and OSCIN.
I
TX_ER/TXD4 Transmit Error Input/Fifth Transmit Data Input
The TXER pin, when asserted, causes a special pattern
to be transmitted on the twisted-pair outputs in place of
normal data, and it is clocked in on the rising edge of
TX_CLK when TX_EN is asserted.
I
If the device is placed in the Bypass 4B5B Encoder mode
(the BYP_ENC bit is set in the MI serial port Configura-
tion 1 register), this pin is reconfigured to be the fifth TXD
transmit data input, TXD4.
3.3 Management Interface
MDC
MI Clock
The MDC clock shifts serial data for the internal registers
into and out of the MDIO pin on its rising edge.
I
MDINTn/MDA4n
Management Interface Interrupt Output/
Management Interface Address Input Pullup O.D. I/O
This pin is an interrupt output and is asserted LOW
whenever there is a change in certain MI serial port
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