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參數(shù)資料
| 型號： | ISPLSI1024EA-200LT100 |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | PLD |
| 英文描述： | In-System Programmable High Density PLD |
| 中文描述： | EE PLD, 6 ns, PQFP100 |
| 封裝： | TQFP-100 |
| 文件頁數(shù)： | 8/13頁 |
| 文件大?。?/td> | 162K |
| 代理商： | ISPLSI1024EA-200LT100 |
8
Specifications
ispLSI 1024EA
Internal Timing Parameters
1
t
ob
t
sl
1. Internal Timing Parameters are not tested and are for reference only.
Table 2-0037A/1024EA
v.2.5
Outputs
UNITS
DESCRIPTION
#
PARAM.
50 Output Buffer Delay
51 Output Buffer Delay, Slew Limited Adder
ns
ns
t
oen
t
odis
t
goe
52 I/O Cell OE to Output Enabled
53 I/O Cell OE to Output Disabled
54 Global OE
ns
ns
ns
t
gy0
t
gy1/2
t
gcp
t
ioy2/3
t
iocp
55 Clock Delay, Y0 to Global GLB Clock Line (Ref. clk)
ns
Global Reset
t
gr
Clocks
60 Global Reset to GLB and I/O Registers
ns
56 Clock Delay, Y1 or Y2 to Global GLB Clock Line
57 Clock Delay, Clock GLB to Global GLB Clock Line
58 Clock Delay, Y2 or Y3 to I/O Cell Global Clock Line
59 Clock Delay, Clock GLB to I/O Cell Global Clock Line
ns
ns
ns
ns
MIN. MAX.
-200
—
—
—
—
—
0.9
0.9
0.8
0.0
0.8
0.9
5.0
3.1
3.1
1.4
0.9
0.0
0.9
1.8
0.0
2.8
-100
MIN.
MIN.
MAX.
MAX.
-125
—
—
—
—
—
1.1
0.9
0.8
0.0
0.8
—
—
2.0
5.0
5.1
5.1
3.9
1.9
1.5
1.8
0.0
2.8
5.1
—
—
—
—
—
1.9
1.5
0.8
0.0
0.8
—
1.7
5.0
4.0
4.0
3.0
1.1
0.9
1.8
0.0
2.8
2.1
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