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參數(shù)資料
| 型號： | IDT82V3285AEQG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 81/149頁 |
| 文件大小： | 0K |
| 描述： | IC PLL WAN SE STRATUM 100TQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 類型： | 時鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，PECL |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 5:5 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP（14x14） |
| 包裝： | 托盤 |
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IDT82V3285A
WAN PLL
Functional Description
37
August 7, 2009
3.12
T0 / T4 APLL
A T0 APLL and a T4 APLL are provided for a better jitter and wander
performance of the device output clocks.
The bandwidths of the T0/T4 APLL are set by the T0_APLL_BW[1:0]
/ T4_APLL_BW[1:0] bits respectively. The lower the bandwidth is, the
better the jitter and wander performance of the T0/T4 APLL output are.
The input of the T0/T4 APLL can be derived from one of the T0 and
T4 DPLL outputs, as selected by the T0_APLL_PATH[3:0] /
T4_APLL_PATH[3:0] bits respectively.
Both the APLL and DPLL outputs are provided for selection for the
device output.
3.13
OUTPUT CLOCKS & FRAME SYNC SIGNALS
The device supports 5 output clocks and 2 frame sync output signals
altogether.
3.13.1
OUTPUT CLOCKS
The device provides 5 output clocks.
According to the output port technology, the output ports support the
following technologies:
PECL/LVDS;
CMOS.
OUT1 ~ OUT3 output CMOS signals.
OUT4 and OUT5 output PECL or LVDS signals, as selected by the
OUT4_PECL_LVDS bit and the OUT5_PECL_LVDS bit respectively.
The outputs on OUT1 ~ OUT5 are variable, depending on the signals
derived from the T0/T4 DPLL and T0/T4 APLL outputs, and the corre-
sponding OUTn_PATH_SEL[3:0] bits (1
≤ n ≤ 5). The derived signal can
be from the T0/T4 DPLL and T0/T4 APLL outputs, as selected by the
corresponding OUTn_PATH_SEL[3:0] bits (1
≤ n ≤ 5). If the signal is
derived from one of the T0/T4 DPLL outputs, please refer to Table 24 for
the output frequency. If the signal is derived from the T0/T4 APLL output,
please refer to Table 25 for the output frequency.
The outputs on OUT1 to OUT5 can be inverted, as determined by the
corresponding OUTn_INV bit (1
≤ n ≤ 5).
All the output clocks derived from T0/T4 selected input clock are
aligned with the T0/T4 selected input clock respectively every 125 s
period.
Table 23: Related Bit / Register in Chapter 3.12
Bit
Register
Address (Hex)
T0_APLL_BW[1:0]
T0_T4_APLL_BW_CNFG
6A
T4_APLL_BW[1:0]
T0_APLL_PATH[3:0]
T0_DPLL_APLL_PATH_CNFG
55
T4_APLL_PATH[3:0]
T4_DPLL_APLL_PATH_CNFG
60
Table 24: Outputs on OUT1 ~ OUT5 if Derived from T0/T4 DPLL Outputs
OUTn_DIVIDER[3:0]
(Output Divider) 1
outputs on OUT1 ~ OUT5 if derived from T0/T4 DPLL outputs 2
77.76 MHz
12E1
16E1
24T1
16T1
E3
T3
GSM
(26 MHz)
OBSAI
(30.72 MHz)
GPS
(40 MHz)
0000
Output is disabled (output low).
0001
0010
12E1
16E1
24T1
16T1
E3
T3
0011
6E1
8E1
12T1
8T1
13 MHz
15.36 MHz
20
0100
3E1
4E1
6T1
4T1
10
0101
2E1
4T1
0110
2E1
3T1
2T1
5
0111
E1
2T1
1000
E1
T1
1001
T1
1010
64 kHz
1011
8 kHz
1100
2 kHz
1101
400 Hz
1110
1Hz
1111
Output is disabled (output high).
Note:
1. 1
≤ n ≤ 5. Each output is assigned a frequency divider.
2. E1 = 2.048 MHz, T1 = 1.544 MHz, E3 = 34.368 MHz, T3 = 44.736 MHz. The blank cell means the configuration is reserved.
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