參數(shù)資料
型號(hào)： IDT82V3285AEQG
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 29/149頁(yè)
文件大小： 0K
描述： IC PLL WAN SE STRATUM 100TQFP
標(biāo)準(zhǔn)包裝： 90
類型： 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，PECL
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 5:5
差分 - 輸入:輸出： 是/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
包裝： 托盤
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IDT82V3285A
WAN PLL
Programming Information
124
August 7, 2009
FR_MFR_SYNC_CNFG - Frame Sync & Multiframe Sync Output Configuration
Address:74H
Type: Read / Write
Default Value: 01100000
Bit
Name
Description
7
IN_2K_4K_8K_INV
This bit determines whether the input clock is inverted before locked by the T0/T4 DPLL when the input clock is 2 kHz, 4
kHz or 8 kHz.
0: Not inverted. (default)
1: Inverted.
6
8K_EN
This bit determines whether an 8 kHz signal is enabled to be output on FRSYNC_8K.
0: Disabled. FRSYNC_8K outputs low.
1: Enabled. (default)
5
2K_EN
This bit determines whether a 2 kHz signal is enabled to be output on MFRSYNC_2K.
0: Disabled. MFRSYNC_2K outputs low.
1: Enabled. (default)
4
2K_8K_PUL_POSITION
This bit is valid only when FRSYNC_8K and/or MFRSYNC_2K output pulse; i.e., when one of the 8K_PUL bit (b2, 74H)
and the 2K_PUL bit (b0, 74H) is ‘1’ or when the 8K_PUL bit (b2, 74H) and the 2K_PUL bit (b0, 74H) are both ‘1’. It deter-
mines the pulse position referring to the standard 50:50 duty cycle.
0: Pulsed on the falling edge of the standard 50:50 duty cycle position. (default)
1: Pulsed on the rising edge of the standard 50:50 duty cycle position.
38K_INV
This bit determines whether the output on FRSYNC_8K is inverted.
0: Not inverted. (default)
1: Inverted.
2
8K_PUL
This bit determines whether the output on FRSYNC_8K is 50:50 duty cycle or pulsed.
0: 50:50 duty cycle. (default)
1: Pulsed. The pulse width is defined by the period of the output on OUT1.
12K_INV
This bit determines whether the output on MFRSYNC_2K is inverted.
0: Not inverted. (default)
1: Inverted.
0
2K_PUL
This bit determines whether the output on MFRSYNC_2K is 50:50 duty cycle or pulsed.
0: 50:50 duty cycle. (default)
1: Pulsed. The pulse width is defined by the period of the output on OUT1.
76543210
IN_2K_4K_8K_I
NV
8K_EN
2K_EN
2K_8K_PUL_P
OSITION
8K_INV
8K_PUL
2K_INV
2K_PUL
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PDF描述
IDT82V3285EQG IC PLL WAN SE STRATUM 100TQFP
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