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參數(shù)資料
| 型號： | IDT74SSTUAE32866ABFG8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 13/30頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC BUFFER 25BIT CONF REG 96-BGA |
| 標(biāo)準(zhǔn)包裝： | 3,000 |
| 邏輯類型： | 1:2 可配置寄存緩沖器 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 位數(shù)： | 25，14 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 96-LFBGA |
| 供應(yīng)商設(shè)備封裝： | 96-CABGA（13.5x5.5） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 74SSTUAE32866ABFG8 |
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IDT74SSTUAE32866A
25-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
COMMERCIAL TEMPERATURE GRADE
25-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
20
IDT74SSTUAE32866A
7120/5
Register Timing
Timing Diagram for the First IDT74SSTUAE32866A (1:2 Register-A Configuration) Device Used in a Pair; C0 = 0, C1 = 1, RESET
Switches from Lto H
NOTES:
1.After RESET is switched from LOW to HIGH, all data and PAR_IN inputs signals must be set and held low for a minimum time of tACTMAX, to avoid false
error.
2.If the data is clocked in on the n clock pulse, the QERR output signal will be generated on the n+1 clock pulse, and it will be valid on the n+2 clock pulse.
.
n
n +1
n+ 2
n + 3
n+ 4
tPDM, tPDMSS
CLK to Q
tSU
CLK
D1-D14
PARIN
QERR
Q1 - Q14
(1)
PPO
(2)
Data to QERR Latency
CLK to QERR
tPHL, tPLH
tSU
tH
CSR
DCS
RESET
H, L, or X
H or L
tACT
CLK to PPO
tPD
CLK to QERR
tPHL
(not used)
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| IDT74SSTUBF32865ABKG | 功能描述:IC BUFFER 28BIT 1:2 REG 160-BGA RoHS:是 類別:集成電路 (IC) >> 邏輯 - 專用邏輯 系列:- 產(chǎn)品變化通告:Product Discontinuation 25/Apr/2012 標(biāo)準(zhǔn)包裝:1,500 系列:74SSTV 邏輯類型:DDR 的寄存緩沖器 電源電壓:2.3 V ~ 2.7 V 位數(shù):14 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:48-TFSOP（0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:48-TSSOP 包裝:帶卷 (TR) |
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