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參數(shù)資料
| 型號： | IDT5T93GL161PFI8 |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 時鐘及定時 |
| 英文描述： | 5T SERIES, LOW SKEW CLOCK DRIVER, 16 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP64 |
| 封裝： | TQFP-64 |
| 文件頁數(shù)： | 1/14頁 |
| 文件大?。?/td> | 153K |
| 代理商： | IDT5T93GL161PFI8 |
INDUSTRIALTEMPERATURERANGE
IDT5T93GL161
2.5VLVDS1:16GLITCHLESSCLOCKBUFFERTERABUFFERII
1
JANUARY 2007
IDT5T93GL161
INDUSTRIAL TEMPERATURE RANGE
2.5V LVDS 1:16
GLITCHLESS CLOCK BUFFER
TERABUFFER II
DESCRIPTION:
The IDT5T93GL161 2.5V differential clock buffer is a user-selectable
differentialinputtosixteenLVDSoutputs. Thefanoutfromadifferentialinput
tosixteenLVDSoutputsreducesloadingontheprecedingdriverandprovides
an efficient clock distribution network. The IDT5T93GL161 can act as a
translatorfromadifferentialHSTL,eHSTL,LVEPECL (2.5V),LVPECL(3.3V),
CML,orLVDSinputtoLVDSoutputs. Asingle-ended3.3V/2.5VLVTTLinput
canalsobeusedtotranslatetoLVDSoutputs. Theredundantinputcapability
allowsforaglitchlesschange-over fromaprimaryclocksourcetoasecondary
clocksource. SelectableinputsarecontrolledbySEL. Duringtheswitchover,
theoutputwilldisablelowforuptothreeclockcyclesofthepreviously-selected
inputclock. Theoutputswillremainlowforuptothreeclockcyclesofthenewly-
selectedclock,afterwhichtheoutputswillstartfromthenewly-selectedinput.
AFSELpinhasbeenimplementedtocontroltheswitchoverincaseswherea
clocksourceisabsentorisdriventoDClevelsbelowtheminimumspecifications.
The IDT5T93GL161 outputs can be asynchronously enabled/disabled.
Whendisabled,theoutputswilldrivetothevalueselectedbytheGLpin. Multiple
power and grounds reduce noise.
The IDT logo is a registered trademark of Integrated Device Technology, Inc.
2007 Integrated Device Technology, Inc.
DSC 6742/4
FEATURES:
Guaranteed Low Skew < 75ps (max)
Very low duty cycle distortion < 100ps (max)
High speed propagation delay < 2.2ns (max)
Up to 450MHz operation
Selectable inputs
Hot insertable and over-voltage tolerant inputs
3.3V / 2.5V LVTTL, HSTL, eHSTL, LVEPECL (2.5V), LVPECL (3.3V),
CML, or LVDS input interface
Selectable differential inputs to sixteen LVDS outputs
Power-down mode
2.5V VDD
Available in TQFP package
APPLICATIONS:
Clock distribution
FUNCTIONAL BLOCK DIAGRAM
GL
G1
PD
A1
A2
G2
A2
SEL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
Q2
Q1
Q3
Q4
Q5
Q6
Q7
Q8
Q9
OUTPUT
CONTROL
Q12
Q14
Q15
Q16
Q13
Q11
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
Q10
OUTPUT
CONTROL
1
0
FSEL
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