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參數(shù)資料
| 型號： | ICS84314AY-02LFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 17/23頁 |
| 文件大小： | 0K |
| 描述： | IC SYNTHESIZER 700MHZ 32-LQFP |
| 標準包裝： | 1,000 |
| 系列： | HiPerClockS™ |
| 類型： | 頻率合成器 |
| PLL： | 帶旁路 |
| 輸入： | 晶體 |
| 輸出： | LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:4 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 700MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-LQFP |
| 供應商設備封裝： | 32-TQFP（7x7） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 84314AY-02LFT |
ICS84314-02
700MHZ, CRYSTAL-TO-3.3V/2.5V LVPECL FREQUENCY SYNTHESIZER W/FANOUT BUFFER
IDT / ICS 3.3V/2.5V LVPECL FREQUENCY SYNTHESIZER
3
ICS84314AY-02 REV. A MARCH 24, 2009
Table 1. Pin Descriptions
NOTE: Pullup and Pulldown refer to internal input resistors. See Table 2, Pin Characteristics, for typical values.
Table 2. Pin Characteristics
Number
Name
Type
Description
1, 2, 5,
29, 30, 31
M4, M5, M8
M0, M1, M2
Input
Pulldown
M divider inputs. Data latched on LOW-to-HIGH transition of nP_LOAD input.
LVCMOS / LVTTL interface levels.
3, 4, 32
M6, M7, M3
Input
Pullup
6VEE
Power
Negative supply pin.
7VCC
Power
Core supply pin.
8, 17
VCCO
Power
Output supply pins.
9, 10
Q0, nQ0
Output
Differential clock outputs for the synthesizer. LVPECL interface levels.
11, 12
Q1, nQ1
Output
Differential clock outputs for the synthesizer. LVPECL interface levels.
13, 14
Q2, nQ2
Output
Differential clock outputs for the synthesizer. LVPECL interface levels.
15, 16
Q3, nQ3
Output
Differential clock outputs for the synthesizer. LVPECL interface levels.
18
MR
Input
Pulldown
Active High Master Reset. When logic HIGH, the internal dividers are reset
causing the true outputs Qx to go low and the inverted outputs nQx to go high.
When logic LOW, the internal dividers and the outputs are enabled. Assertion
of MR does not affect loaded M values. LVCMOS / LVTTL interface levels.
19
S_CLOCK
Input
Pulldown
Clocks in serial data present at S_DATA input into the shift register on the
rising edge of S_CLOCK. LVCMOS / LVTTL interface levels.
20
S_DATA
Input
Pulldown
Shift register serial input. Data sampled on the rising edge
of S_CLOCK. LVCMOS / LVTTL interface levels.
21
S_LOAD
Input
Pulldown
Controls transition of data from shift register into the dividers.
LVCMOS / LVTTL interface levels.
22
VCCA
Power
Analog supply pin.
23
XTAL_SEL
Input
Pullup
Selects between the crystal oscillator or test clock as the PLL reference
source. Selects XTAL inputs when HIGH. Selects TEST_CLK when LOW.
LVCMOS / LVTTL interface levels. See Table 3F.
24
TEST_CLK
Input
Pulldown
Single-ended test clock input. LVCMOS / LVTTL interface levels.
25,
26
XTAL_IN,
XTAL_OUT
Input
Crystal oscillator interface. XTAL_IN is an oscillator input, XTAL_OUT is an
oscillator output.
27
nP_LOAD
Input
Pulldown
Parallel load input. Determines when data present at M8:M0 is loaded into the
M divider. LVCMOS / LVTTL interface levels.
28
VCO_SEL
Input
Pullup
Determines whether synthesizer is in PLL or bypass mode.
LVCMOS / LVTTL interface levels. See Table 3G.
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
CIN
Input Capacitance
4
pF
RPULLUP
Input Pullup Resistor
51
k
RPULLDOWN
Input Pulldown Resistor
51
k
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