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參數(shù)資料
| 型號： | ICS1524 |
| 英文描述： | Dual Output Phase Controlled SSTL-3/PECL Clock Generator |
| 中文描述： | 雙輸出相控SSTL-3/PECL時鐘發(fā)生器 |
| 文件頁數(shù)： | 8/24頁 |
| 文件大?。?/td> | 394K |
| 代理商： | ICS1524 |
ICS1524
8
ICS1524 Rev C 01/31/2003
Name:
Register:
Index:
Feedback Divider 0 Register / Feedback Divider 1 Register
2h, 3h
Read/Write*
Bit Name
Index
Bit #
Reset Value
Description
FBD0-7
2
0-7
FF
PLL Feedback Divider LSBs (0-7).* When Bit 0 = 0, then the total
number of clocks per line is even. When Bit 0 = 1, then the total
number of clocks is odd.
PLL Feedback Divider MSBs (8-11)*
Reserved
FBD8-11
Reserved
3
3
0-3
4-7
F
Feedback Divider Modulus
=
*
Double-buffered registers. Actual working registers are loaded during software PLL reset.
See Register 8h for details.
Name:
Register:
Index:
DPA Offset Register
4h
Read/Write
Bit Name
Bit #
Reset Value
Description
DPA_OS0-5
Reserved
Fil_Sel
0-5
6
7
0
0
0
Dynamic Phase Adjust Offset
Reserved
Loop Filter Select
Bit
Name
Description
0-5
DPA_OS0-5
Dynamic Phase Adjust Offset.
Selects clock edge offset in discrete steps from zero to one clock period minus one step.
Resolution (number of delay elements per clock cycle) is selected by DPA_Res0-1 (Reg 5:0-1).
Note: Offsets equal to or greater than one clock period are neither recommended nor supported.
Example: For DPA_Res0-1=01H, the clock can be delayed from 0 to 31 steps.
7
Fil_Sel
Selects external loop filter (0) or internal loop filter (1).
The use of an external loop filter is strongly recommended for all designs. Typical loop filter
values are 6.8K Ohms for the series resistor, 3300 pF RF-type capacitor for the series capacitor,
and 33 pF for the shunt capacitor.
12
≤
Feedback Divider Modulus
≤
4103
The value that is programmed into these two registers, plus a value of 8, defines the total number of clock periods that the ICS
1524 generates between HSYNCs. Program these registers with the total number of horizontal clocks per line minus 8.
3
1
g
e
R
2
2
3
g
e
R
4
3
0
7
6
5
2
1
0
+8
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ICS1524M | Dual Output Phase Controlled SSTL-3/PECL Clock Generator |
| ICS1524MT | Dual Output Phase Controlled SSTL-3/PECL Clock Generator |
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| ICS1526GLFTR | Video Clock Synthesizer |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| ICS1524M | 制造商:ICS 制造商全稱:ICS 功能描述:Dual Output Phase Controlled SSTL-3/PECL Clock Generator |
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