參數(shù)資料
型號： ICS1524
英文描述： Dual Output Phase Controlled SSTL-3/PECL Clock Generator
中文描述： 雙輸出相控SSTL-3/PECL時鐘發(fā)生器
文件頁數(shù)： 10/24頁
文件大?。?/td> 394K
代理商： ICS1524
ICS1524
10
ICS1524 Rev C 01/31/2003
Name:
Register:
Index:
Output Enable Register
6h
Read/Write
Bit Name Bit #
Reset Value
Description
OE_Pck
OE_Tck
OE_P2
OE_T2
OE_F
Sel_1X
Out_Scl
0
1
2
3
4
5
0
0
0
0
0
0
0
Output Enable for DPACLK Outputs (PECL, Pins 21, 20 )
Output Enable for DPACLK Output (SSTL_3 Pin 17)
Output Enable for CLK Outputs (PECL, Pins 23, 22)
Output Enable for CLK Output (SSTL_3, Pin 16)
Output Enable for FUNC Output (SSTL_3, Pin 15)
Select CLK Output Source (Pins 23, 22, 16)
CLK Output Scaler (SSTL_3, Pin 16)
6-7
Bit
Name
Description
0
OE_Pck
Output Enable for DPACLK Outputs (PECL)
0 = High Z
1 = Enabled
1
OE_Tck
Output Enable for DPACLK Output (SSTL_3)
0 = High Z
1 = Enabled
2
OE_P2
Output Enable for CLK Outputs (PECL)
0 = High Z
1 = Enabled
3
OE_T2
Output Enable for CLK Output (SSTL_3)
0 = High Z
1 = Enabled
4
OE_F
Output Enable for FUNC Output (SSTL_3)
0 = High Z
1 = Enabled
5
Ck2_Inv
Select CLK Output Source (Pins 23, 22, 16)
0 = Half Speed DPA Delayed clock to CLK outputs
1 = Full Speed non-DPA Delayed clock to CLK outputs
6-7
Out_Scl
Clock (CLK, pin 16) Scaler
7
t
0
0
1
1
B
6
t
0
1
0
1
B
r
d
D
1
2
4
8
K
L
C
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PDF描述
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參數(shù)描述
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ICS1524M 制造商:ICS 制造商全稱:ICS 功能描述:Dual Output Phase Controlled SSTL-3/PECL Clock Generator
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