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參數(shù)資料
| 型號： | ICS1523M |
| 英文描述： | High-Performance Programmable Line-Locked Clock Generator |
| 中文描述： | 高性能可編程線鎖定時(shí)鐘發(fā)生器 |
| 文件頁數(shù)： | 6/27頁 |
| 文件大?。?/td> | 1216K |
| 代理商： | ICS1523M |
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ICS1523
6
I
2
C Register Map Summary
Register
Index
0h
Name
Access
Bit Name
Bit # Value
1
0
0
0
0
0
1
0
Description
Input Control
R / W
PDen
PD_Pol
Ref_Pol
Fbk_Pol
Fbk_Sel
Func_Sel
EnPLS
EnDLS
0
1
2
3
4
5
6
7
Phase Detector Enable (0=External Enable, 1=Always Enabled)
Phase Detector Enable Polarity (0=Not Inverted, 1=Inverted)
External Reference Polarity (0=Positive Edge, 1=Negative Edge)
External Feedback Polarity (0=Positive Edge, 1=Negative Edge)
External Feedback Select (0=Internal Feedback, 1=External)
Function Out Select (0=Recovered HSYNC, 1=Input HSYNC)
Enable PLL Lock/Ref Status Output (0=Disable 1=Enable)
Enable DPA Lock/Ref Status Output (0=Disable 1=Enable)
1h
Loop Control
R / W *
PFD0-2
Reserved
PSD0-1
Reserved
0-2
3
4-5
6-7
0
0
0
0
Phase Detector Gain
Reserved
Post-Scaler Divider (0 = ÷2, 1 = ÷4, 2 = ÷8, 3 = ÷16)
Reserved
2h
FdBk Div 0
R / W *
FBD0-7
0-7
FF
PLL FeedBack Divider LSBs (bits 0-7) *
3h
FdBk Div 1
R / W *
FBD8-11
Reserved
0-3
4-7
F
0
PLL Feedback Divider MSBs (bits 8-11) *
Reserved
4h
DPA Offset
R / W
DPA_OS0-5
Reserved
Fil_Sel
0-5
6
7
0
0
0
Dynamic Phase Aligner Offset
Reserved
Loop Filter Select (0=External, 1=Internal)
5h
DPA Control
R / W **
DPA_Res0-1
Metal_Rev
0-1
2-7
3
0
DPA Resolution (0=16 delay elements, 1=32, 2=Reserved, 3=64)
Metal Mask Revision Number
6h
Output Enables
R / W
OE_Pck
OE_Tck
OE_P2
OE_T2
OE_F
Ck2_Inv
Out_Scl
0
1
2
3
4
5
0
0
0
0
0
0
0
Output Enable for PECL PCLK Outputs ( 0=High Z, 1=Enabled)
Output Enable for STTL_3 CLK Output ( 0=High Z, 1=Enabled)
Output Enable for PECL CLK/2 Outputs ( 0=High Z, 1=Enabled)
Output Enable for STTL_3 CLK/2 Output ( 0=High Z, 1=Enabled)
Output Enable for STTL_3 FUNC Output ( 0=High Z, 1=Enabled)
CLK/2 Invert (0=Not Inverted, 1= Inverted)
SSTL Clock Scaler (0 = ÷1, 1 = ÷2, 2 = ÷4, 3 = ÷8)
6-7
7h
Osc_Div
R / W
Osc_Div 0-6
In-Sel
0-6
7
0
1
Osc Divider modulus
Input Select (0=HSYNC Input, 1=Osc Divider)
8h
Reset
Write
DPA
PLL
0-3
4-7
x
x
Writing xAh resets DPA and loads working register 5
Writing 5xh resets PLL and loads working registers 1-3
10h
Chip Ver
Read
Chip Ver
0-7
17
Chip Version 23 Dec (17 Hex) as in 1523
11h
Chip Rev
Read
Chip Rev
0-7
01
Initial value 01h. Value Increments with each all-layer change.
12h
Rd_Reg
Read
DPA_Lock
PLL_Lock
Reserved
0
1
N/A
N/A
0
DPA Lock Status (0=Unlocked, 1=Locked)
PLL Lock Status (0=Unlocked, 1=Locked)
Reserved
2-7
* Identifies double-buffered registers. Working registers are loaded during software PLL reset.
** Identifies double-buffered register. Working registers are loaded during software DPA reset.
相關(guān)PDF資料 |
PDF描述 |
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