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參數(shù)資料
| 型號(hào)： | HYS72T64301HP |
| 廠商： | QIMONDA |
| 英文描述： | 240-Pin Registered DDR2 SDRAM Modules |
| 中文描述： | 240針DDR2 SDRAM的注冊(cè)模塊 |
| 文件頁(yè)數(shù)： | 18/42頁(yè) |
| 文件大?。?/td> | 1068K |
| 代理商： | HYS72T64301HP |
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Internet Data Sheet
Rev. 1.0, 2006-10
09152006-R5MQ-5KS2
18
HYS72T64301HP–[3S/3.7]–A
Registered DDR2 SDRAM Modules
3.3.2
AC Timing Parameters
This chapter contains the AC Timing Parameters.
TABLE 15
DRAM Component Timing Parameter by Speed Grade - DDR2–667
Parameter
Symbol
DDR2–667
Unit
Note
1)2)3)4)5)6)7)
8)
Min.
Max.
DQ output access time from CK / CK
DQS output access time from CK / CK
Average clock high pulse width
t
AC
t
DQSCK
t
CH.AVG
t
CL.AVG
t
CK.AVG
t
DS.BASE
t
DH.BASE
–450
–400
0.48
+450
+400
0.52
ps
ps
t
CK.AVG
t
CK.AVG
ps
ps
ps
t
CK.AVG
t
CK.AVG
ps
ps
ps
ps
ps
9)
9)
10)11)
Average clock low pulse width
Average clock period
DQ and DM input setup time
DQ and DM input hold time
Control & address input pulse width for each input
t
IPW
DQ and DM input pulse width for each input
Data-out high-impedance time from CK / CK
DQS/DQS low-impedance time from CK / CK
DQ low impedance time from CK/CK
DQS-DQ skew for DQS & associated DQ signals
t
DQSQ
CK half pulse width
0.48
3000
100
175
0.6
0.35
—
t
AC.MIN
2 x
t
AC.MIN
—
Min(
t
CH.ABS
,
t
CL.ABS
)
—
t
HP
–
t
QHS
RL–1
– 0.25
0.52
8000
––
––
—
—
t
AC.MAX
t
AC.MAX
t
AC.MAX
240
__
10)11)
12)13)14)
13)14)15)
t
DIPW
t
HZ
t
LZ.DQS
t
LZ.DQ
9)16)
9)16)
9)16)
17)
t
HP
18)
DQ hold skew factor
DQ/DQS output hold time from DQS
Write command to DQS associated clock edges
DQS latching rising transition to associated clock
edges
DQS input high pulse width
DQS input low pulse width
DQS falling edge to CK setup time
DQS falling edge hold time from CK
Write postamble
Write preamble
Address and control input setup time
Address and control input hold time
Read preamble
Read postamble
CAS to CAS command delay
Write recovery time
Auto-Precharge write recovery + precharge time
Internal write to read command delay
t
QHS
t
QH
WL
t
DQSS
340
—
ps
ps
nCK
t
CK.AVG
19)
20)
+ 0.25
21)
t
DQSH
t
DQSL
t
DSS
t
DSH
t
WPST
t
WPRE
t
IS.BASE
t
IH.BASE
t
RPRE
t
RPST
t
CCD
t
WR
t
DAL
t
WTR
0.35
0.35
0.2
0.2
0.4
0.35
200
275
0.9
0.4
2
15
WR +
t
nRP
7.5
—
—
—
—
0.6
—
—
—
1.1
0.6
—
—
—
—
t
CK.AVG
t
CK.AVG
t
CK.AVG
t
CK.AVG
t
CK.AVG
t
CK.AVG
ps
ps
t
CK.AVG
t
CK.AVG
nCK
ns
nCK
ns
21)
21)
22)23)
23)24)
25)26)
25)27)
1)
28)29)
1)30)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| HYS72T64400HFA-3.7-B | 制造商:QIMONDA 制造商全稱(chēng):QIMONDA 功能描述:240-Pin Fully-Buffered DDR2 SDRAM Modules |
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