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參數(shù)資料
| 型號(hào)： | EP20K200CP208I9ES |
| 英文描述： | ASIC |
| 中文描述： | 專用集成電路 |
| 文件頁數(shù)： | 92/114頁 |
| 文件大?。?/td> | 1623K |
| 代理商： | EP20K200CP208I9ES |
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Altera Corporation
79
APEX 20K Programmable Logic Device Family Data Sheet
Note to tables:
(1)
These timing parameters are sample-tested only.
Table 43. APEX 20KE External Bidirectional Timing Parameters
Symbol
Parameter
Condition
tINSUBIDIR
Setup time for bi-directional pins with global clock at LAB adjacent Input
Register
tINHBIDIR
Hold time for bi-directional pins with global clock at LabB adjacent Input
Register
tOUTCOBIDIR
Clock-to-output delay for bi-directional pins with global clock at IOE output
register
C1 = 35 pF
tXZBIDIR
Synchronous Output Enable Register to output buffer disable delay
C1 = 35 pF
tZXBIDIR
Synchronous Output Enable Register output buffer enable delay
C1 = 35 pF
tINSUBIDIRPLL
Setup time for bi-directional pins with PLL clock at LAB adjacent Input
Register
tINHBIDIRPLL
Hold time for bi-directional pins with PLL clock at LAB adjacent Input
Register
tOUTCOBIDIRPLL
Clock-to-output delay for bi-directional pins with PLL clock at IOE output
register
C1 = 35 pF
tXZBIDIRPLL
Synchronous Output Enable Register to output buffer disable delay with
PLL
C1 = 35 pF
tZXBIDIRPLL
Synchronous Output Enable Register output buffer enable delay with PLL
C1 = 35 pF
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP20K200CP240C7 | ASIC |
| EP20K200CP240C7ES | ASIC |
| EP20K200CP240C8 | ASIC |
| EP20K200CP240C8ES | ASIC |
| EP20K200CP240C9 | ASIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP20K200CP240C7 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| EP20K200CP240C7ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| EP20K200CP240C8 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| EP20K200CP240C8ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
| EP20K200CP240C9 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:ASIC |
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