參數(shù)資料
型號： DS26514G+
廠商： Maxim Integrated Products
文件頁數(shù)： 179/305頁
文件大?。?/td> 0K
描述： IC TXRX T1/E1/J1 4PORT 256-CSBGA
標準包裝： 90
類型： 收發(fā)器
驅動器/接收器數(shù)： 4/4
規(guī)程： 以太網(wǎng)
電源電壓： 3.14 V ~ 3.47 V
安裝類型： 表面貼裝
封裝/外殼： 256-BGA，CSBGA
供應商設備封裝： 256-CSBGA（17x17）
包裝： 托盤
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DS26514 4-Port T1/E1/J1 Transceiver
19-5856; Rev 4; 5/11
26 of 305
NAME
PIN
TYPE
FUNCTION
MCLK
B7
Input
Master Clock. This is an independent free-running clock whose input can be a
multiple of 2.048MHz ±50ppm or 1.544MHz ±50ppm. The clock selection is
available by bits MPS0 and MPS1 and FREQSEL. Multiple of 2.048MHz can be
internally adapted to 1.544MHz. Multiple of 1.544MHz can be adapted to
2.048MHz. Note that TCLKn must be 2.048MHz for E1 and 1.544MHz for T1/J1
operation. See Table 10-15.
RESETB
J12
Input
Reset Bar. Active-low reset. This input forces the complete DS26514 reset. This
includes reset of the registers, framers, and LIUs.
REFCLKIO
A7
Input/
Output
Reference Clock Input/Output
Input: A 2.048MHz or 1.544MHz clock input. This clock can be used to generate
the backplane clock. This allows for the users to synchronize the system
backplane with the reference clock. The other options for the backplane clock
reference are LIU-received clocks or MCLK.
Output: This signal can also be used to output a 1.544MHz or 2.048MHz
reference clock. This allows for multiple DS26514s to share the same reference
for generation of the backplane clock. Hence, in a system consisting of multiple
DS26514s, one can be a master and others a slave using the same reference
clock.
TEST
DIGIOEN
D8
Input,
Pullup
Digital Enable. When this pin and
JTRST are pulled low, all digital I/O pins are
placed in a high-impedance state. If this pin is high the digital I/O pins operate
normally. This pin must be connected to VDD for normal operation.
JTRST
L5
Input,
Pullup
JTAG Reset.
JTRST is used to asynchronously reset the test access port
controller. After power-up,
JTRST must be toggled from low to high. This action
sets the device into the JTAG DEVICE ID mode. Pulling
JTRST low restores
normal device operation.
JTRST is pulled high internally via a 10k
resistor
operation. If boundary scan is not used, this pin should be held low.
JTMS
K4
Input,
Pullup
JTAG Mode Select. This pin is sampled on the rising edge of JTCLK and is used
to place the test access port into the various defined IEEE 1149.1 states. This pin
has a 10k
pullup resistor.
JTCLK
F5
Input
JTAG Clock. This signal is used to shift data into JTDI on the rising edge and out
of JTDO on the falling edge.
JTDI
H4
Input,
Pullup
JTAG Data In. Test instructions and data are clocked into this pin on the rising
edge of JTCLK. This pin has a 10k
pullup resistor.
JTDO
J4
Output,
High
Impedance
JTAG Data Out. Test instructions and data are clocked out of this pin on the
falling edge of JTCLK. If not used, this pin should be left unconnected.
SCANMODE
H13
Input
Scan Mode. When low, normal operational clocks are used to clock the flip flops.
User should tie low.
POWER SUPPLIES
ATVDD
B1, B16,
G1, G16,
K1, K16,
R1, R16
—
3.3V
±5% Analog Transmit Power Supply. These V
DD inputs are used for the
transmit LIU sections of the DS26514.
ATVSS
B2, B15,
G2, G15,
K2, K15,
R2, R15
—
Analog Transmit VSS. These pins are used for transmit analog VSS.
ARVDD
D1, D16,
E1, E16,
M1, M16,
N1, N16
—
3.3V
±5% Analog Receive Power Supply. These V
DD inputs are used for the
receive LIU sections of the DS26514.
ARVSS
D2, D15,
E2, E15,
M2, M15,
N2, N15
—
Analog Receive VSS. These pins are used for analog VSS for the receivers.
ACVDD
H7
—
1.8V
±5% Analog Clock Conversion V
DD. This VDD input is used for the clock
conversion unit (CLAD) of the DS26514.
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PDF描述
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DS26518 制造商:MAXIM 制造商全稱:Maxim Integrated Products 功能描述:8-Port T1/E1/J1 Transceiver
DS26518DK 功能描述:網(wǎng)絡開發(fā)工具 DS26518 Dev Kit RoHS:否 制造商:Rabbit Semiconductor 產(chǎn)品:Development Kits 類型:Ethernet to Wi-Fi Bridges 工具用于評估:RCM6600W 數(shù)據(jù)速率:20 Mbps, 40 Mbps 接口類型:802.11 b/g, Ethernet 工作電源電壓:3.3 V
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