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參數(shù)資料
| 型號： | DS26514G+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 124/305頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TXRX T1/E1/J1 4PORT 256-CSBGA |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 類型： | 收發(fā)器 |
| 驅(qū)動器/接收器數(shù)： | 4/4 |
| 規(guī)程： | 以太網(wǎng) |
| 電源電壓： | 3.14 V ~ 3.47 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-BGA，CSBGA |
| 供應(yīng)商設(shè)備封裝： | 256-CSBGA（17x17） |
| 包裝： | 托盤 |
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DS26514 4-Port T1/E1/J1 Transceiver
19-5856; Rev 4; 5/11
21 of 305
NAME
PIN
TYPE
FUNCTION
TRANSMIT FRAMER
TSER1
F6
Input
Transmit NRZ Serial Data 1 to 4. These pins are sampled on the falling edge of
TCLKn when the transmit-side elastic store is disabled. These pins are sampled
on the falling edge of TSYSCLKn when the transmit-side elastic store is enabled.
In IBO mode, data for multiple framers can be used in high-speed multiplexed
scheme. This is described in Section 9.8.2. The table there presents the
combination of framer data for each of the streams.
TSYSCLKn is used as a reference when IBO is invoked. See
TSER2
E7
TSER3
R4
TSER4
N7
TCLK1
C5
Input
Transmit Clock 1 to 4. A 1.544MHz or a 2.048MHz primary clock. Used to clock
data through the transmit side of the transceiver. TSERn data is sampled on the
falling edge of TCLKn. TCLKn is used to sample TSERn when the elastic store is
not enabled or IBO is not used.
When the elastic store is enabled, TCLKn is
used as the internal transmit clock for the framer side or the elastic store
including the transmit framer and LIU. With the elastic store enabled,
TCLKn can be either synchronous or asynchronous to TSYSCLKn which
either prevents or allows for slips. When IBO mode is enabled, TCLKn
must be synchronous to TSYSCLKn which prevents slips in the elastic
store.
Note: This clock must be provided for proper device operation. The only
exception is when the TCR3 register is configured to source TCLK
internally from RCLK.
TCLK2
D7
TCLK3
P5
TCLK4
L8
TSYSCLK1
P13
Input
Transmit System Clock 1. 1.544MHz, 2.048MHz, 4.096MHz, 8.192MHz, or
16.384MHz clock. Only used when the transmit-side elastic store function is
enabled. Should be tied low in applications that do not use the transmit-side
elastic store. The clock can be 4.096MHz, 8.912MHz, or 16.384MHz when IBO
mode is used. TSYSCLK1 does not have an internal pulldown resistor. Note: If
the GTCR1.528MD bit is set, TSYSCLK1 becomes the master TSYSCLK for all
framers.
TSYSCLK2/
AL/RSIGF/FLOS2
F3
Input with
internal
pulldown/
Output
Transmit System Clock 2 to 4. 1.544MHz, 2.048MHz, 4.096MHz, 8.192MHz, or
16.384MHz clock. Only used when the transmit-side elastic store function is
enabled. Should be tied low in applications that do not use the transmit-side
elastic store. The clock can be 4.096MHz, 8.912MHz, or 16.384MHz when IBO
mode is used. TSYSCLK1 does not have an internal pulldown resistor. Note: If
the GTCR1.528MD bit is set, TSYSCLK1 becomes the master TSYSCLK for all
framers.
Analog Loss/Receive-Signaling Freeze/Framer LOS. Analog LOS reflects the
LOS (loss of signal) detected by the LIU front-end and framer LOS is LOS
detection by the corresponding framer; the same pins can reflect receive-
signaling freeze indications. This selection can be made by settings in the Global
Transceiver Clock Control Register 1 (GTCCR1).
AL/RSIGF/FLOS[8:2] is available only by setting the GTCR1.528MD bit to 1.
TSYSCLK3/
AL/RSIGF/FLOS3
L3
TSYSCLK4/
AL/RSIGF/FLOS4
P3
TSYNC1/
TSSYNCIO1
B4
Input/
Output
Transmit Synchronization 1 to 4. A pulse at these pins establishes either frame
or multiframe boundaries for the transmit side. These signals can also be
programmed to output either a frame or multiframe pulse. If these pins are set to
output pulses at frame boundaries, they can also be set to output double-wide
pulses at signaling frames in T1 mode. The operation of these signals is
synchronous with TCLK[8:1].
Transmit System Synchronization In. These pins are selected when the
transmit-side elastic store is enabled. A pulse at these pins establishes either
frame or multiframe boundaries for the transmit side. Should be tied low in
applications that do not use the transmit-side elastic store. The operation of this
signal is synchronous with TSYSCLK[8:1].
Transmit System Synchronization Out. If configured as an output and the
transmit elastic store is enabled, an 8kHz pulse synchronous to the BPCLK1 will
be generated. This pulse in combination with BPCLK1 can be used as an IBO
master. TSSYNCIOn can be used as a source to RSYNCn and TSSYNCIOn of
another DS26514 or RSYNC and TSSYNC of other Dallas Semiconductor parts.
Note: TSSYNCIO[8:1] are not used when GTCR1.528MD is set. When
GTCR1.528MD is set, the TSSYNCIO pin (N13) is used.
TSYNC2/
TSSYNCIO2
F7
TSYNC3/
TSSYNCIO3
M6
TSYNC4/
TSSYNCIO4
M7
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
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| DS26518DK | 功能描述:網(wǎng)絡(luò)開發(fā)工具 DS26518 Dev Kit RoHS:否 制造商:Rabbit Semiconductor 產(chǎn)品:Development Kits 類型:Ethernet to Wi-Fi Bridges 工具用于評估:RCM6600W 數(shù)據(jù)速率:20 Mbps, 40 Mbps 接口類型:802.11 b/g, Ethernet 工作電源電壓:3.3 V |
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