參數(shù)資料
型號(hào)： DS26514G+
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 146/305頁(yè)
文件大?。?/td> 0K
描述： IC TXRX T1/E1/J1 4PORT 256-CSBGA
標(biāo)準(zhǔn)包裝： 90
類型： 收發(fā)器
驅(qū)動(dòng)器/接收器數(shù)： 4/4
規(guī)程： 以太網(wǎng)
電源電壓： 3.14 V ~ 3.47 V
安裝類型： 表面貼裝
封裝/外殼： 256-BGA，CSBGA
供應(yīng)商設(shè)備封裝： 256-CSBGA（17x17）
包裝： 托盤
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DS26514 4-Port T1/E1/J1 Transceiver
19-5856; Rev 4; 5/11
23 of 305
NAME
PIN
TYPE
FUNCTION
RECEIVE FRAMER
RSER1
E5
Output
Received Serial Data 1 to 4. Received NRZ serial data. Updated on rising edges
of RCLKn when the receive-side elastic store is disabled. Updated on the rising
edges of RSYSCLKn when the receive-side elastic store is enabled.
When IBO mode is used, the RSERn pins can output data for multiple framers.
The RSERn data is synchronous to RSYSCLKn. See Section 9.8.2 and
RSER2
D6
RSER3
N4
RSER4
N6
RCLK1
F4
Output
Receive Clock 1 to 4. A 1.544MHz (T1) or 2.048MHz (E1) clock that is used to
clock data through the receive-side framer. This clock is recovered from the
signal at RTIPn and RRINGn. RSERn data is output on the rising edge of RCLKn.
RCLKn is used to output RSERn when the elastic store is not enabled or IBO is
not used. When the elastic store is enabled or IBO is used, the RSERn is clocked
by RSYSCLKn.
RCLK2
G4
RCLK3
L4
RCLK4
M4
RSYSCLK1
L12
Input
Receive System Clock 1. 1.544MHz, 2.048MHz, 4.096MHz, 8.192MHz, or
16.384MHz receive backplane clock. Only used when the receive-side elastic
store function is enabled. Should be tied low in applications that do not use the
receive-side elastic store. Multiple of 2.048MHz is expected when the IBO mode
is used. Note: If the GTCR1.528MD bit is set, RSYSCLK1 becomes the master
RSYSCLK for all framers.
RSYSCLK2/
RLF/LTC2
E3
Input with
internal
pulldown/
Output
Receive System Clock 2 to 4. 1.544MHz, 2.048MHz, 4.096MHz, 8.192MHz, or
16.384MHz receive backplane clock. Only used when the receive-side elastic
store function is enabled. Should be tied low in applications that do not use the
receive-side elastic store. Multiple of 2.048MHz is expected when the IBO Mode
is used.
Receive Loss of Frame/Loss of Transmit Clock. This pin can also be
programmed to either toggle high when the synchronizer is searching for the
frame and multiframe or to toggle high if the TCLKn pin has not been toggled for
approximately three clock periods.
RLF/LTC[4:2] are available when GTCR1.528MD = 1.
Note: If the GTCR1.528MD bit is set, RSYSCLK1 becomes the master
RSYSCLK for all framers.
RSYSCLK3/
RLF/LTC3
M3
RSYSCLK4/
RLF/LTC4
N3
RSYNC1
A4
Input/
Output
Receive Synchronization 1 to 4. If the receive-side elastic store is enabled, this
signal is used to input a frame or multiframe boundary pulse. If set to output
frame boundaries, RSYNCn can be programmed to output double-wide pulses on
signaling frames in T1 mode. In E1 mode, RSYNCn out can be used to indicate
CAS and CRC-4 multiframe. The DS26514 can accept an H.100-compatible
synchronization signal. The default direction of this pin at power-up is input, as
determined by the RSIO control bit in the RIOCR.2 register.
RSYNC2
B6
RSYNC3
N5
RSYNC4
T6
RMSYNC1/
RFSYNC1
C4
Output
Receive Multiframe/Frame Synchronization 1 to 4. A dual function pin to
indicate frame or multiframe synchronization. RFSYNCn is an extracted 8kHz
pulse, one RCLKn wide that identifies frame boundaries. RMSYNCn is an
extracted pulse, one RCLKn wide (elastic store disabled) or one RSYSCLKn wide
(elastic store enabled), that identifies multiframe boundaries. When the receive
elastic store is enabled, the RMSYNCn signal indicates the multiframe sync on
the system (backplane) side of the elastic store. In E1 mode, this pin can indicate
either the CRC-4 or CAS multiframe as determined by the RSMS2 control bit in
the Receive I/O Configuration register (RIOCR.1).
RMSYNC2/
RFSYNC2
C6
RMSYNC3/
RFSYNC3
P4
RMSYNC4/
RFSYNC4
P6
RSIG1
D4
Output
Receive Signaling 1 to 4. Outputs signaling bits in a PCM format. Updated on
rising edges of RCLKn when the receive-side elastic store is disabled. Updated
on the rising edges of RSYSCLKn when the receive-side elastic store is enabled.
See
RSIG2
E6
RSIG3
M5
RSIG4
R5
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PDF描述
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