參數(shù)資料
型號(hào)： AT32UC3C2512C-A2ZT
廠商： Atmel
文件頁數(shù)： 32/109頁
文件大?。?/td> 0K
描述： IC MCU 32BIT 512KB FLASH 64TQFP
標(biāo)準(zhǔn)包裝： 800
系列： AVR®32 UC3 C
核心處理器： AVR
芯體尺寸： 32-位
速度： 66MHz
連通性： CAN，以太網(wǎng)，I²C，IrDA，LIN，SPI，UART/USART，USB
外圍設(shè)備： 欠壓檢測/復(fù)位，DMA，I²S，POR，PWM，WDT
輸入/輸出數(shù)： 45
程序存儲(chǔ)器容量： 512KB（512K x 8）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 64K x 8
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 11x12b，D/A 2x12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 64-TQFP
包裝： 托盤
29
9166DS–AVR-01/12
AT32UC3C
4.3.2.5
Unaligned Reference Handling
AVR32UC does not support unaligned accesses, except for doubleword accesses. AVR32UC is
able to perform word-aligned st.d and ld.d. Any other unaligned memory access will cause an
address exception. Doubleword-sized accesses with word-aligned pointers will automatically be
performed as two word-sized accesses.
The following table shows the instructions with support for unaligned addresses. All other
instructions require aligned addresses.
4.3.2.6
Unimplemented Instructions
The following instructions are unimplemented in AVR32UC, and will cause an Unimplemented
Instruction Exception if executed:
All SIMD instructions
All coprocessor instructions if no coprocessors are present
retj, incjosp, popjc, pushjc
tlbr, tlbs, tlbw
cache
4.3.2.7
CPU and Architecture Revision
Three major revisions of the AVR32UC CPU currently exist. The device described in this
datasheet uses CPU revision 3.
The Architecture Revision field in the CONFIG0 system register identifies which architecture
revision is implemented in a specific device.
AVR32UC CPU revision 3 is fully backward-compatible with revisions 1 and 2, ie. code compiled
for revision 1 or 2 is binary-compatible with revision 3 CPUs.
Table 4-1.
Instructions with Unaligned Reference Support
Instruction
Supported Alignment
ld.d
Word
st.d
Word
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PDF描述
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