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參數(shù)資料
| 型號： | ADSP-TS203SABP-050 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 18/48頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP FLOAT/FIXED 500MHZ 576BGA |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | TigerSHARC® |
| 類型： | 定點/浮點 |
| 接口： | 主機(jī)接口，連接端口，多處理器 |
| 時鐘速率： | 500MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 512kB |
| 電壓 - 輸入/輸出： | 2.50V |
| 電壓 - 核心： | 1.05V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 576-BBGA 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 576-BGA-ED（25x25） |
| 包裝： | 托盤 |
| 其它名稱： | ADSP-TS203SABP050 ADSP-TS203SABP050-ND |
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Rev. D
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May 2012
Table 25. Power-Up Timing1
Parameter
Min
Max
Unit
Timing Requirement
tVDD_DRAM
VDD_DRAM Stable After VDD, VDD_A, VDD_IO Stable
>0
ms
1 For information about power supply sequencing and monitoring solutions, please visit www.analog.com/sequencing.
Figure 10. Power-Up Timing
Table 26. Power-Up Reset Timing
Parameter
Min
Max
Unit
Timing Requirements
tRST_IN_PWR
RST_IN Deasserted After VDD, VDD_A, VDD_IO, VDD_DRAM, SCLK, and Static/
Strap Pins Stable
2
ms
tTRST_IN_PWR
1
TRST Asserted During Power-Up Reset
100
× tSCLK
ns
Switching Characteristic
tRST_OUT_PWR
RST_OUT Deasserted After RST_IN Deasserted
1.5
ms
1 Applies after VDD, VDD_A, VDD_IO, VDD_DRAM, and SCLK are stable and before RST_IN deasserted.
Figure 11. Power-Up Reset Timing
VDD
VDD_A
VDD_IO
VDD_DRAM
tVDD_DRAM
RST_OUT
tRST_OUT_PWR
TRST
tTRST_IN_PWR
SCLK, VDD, VDD_A,
VDD_IO, VDD_DRAM
STATIC/STRAP PINS
RST_IN
tRST_IN_PWR
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PDF描述 |
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參數(shù)描述 |
|---|---|
| ADSP-TS203SABP-05X | 制造商:Analog Devices 功能描述: |
| ADSP-TS203SABPZ050 | 功能描述:IC PROCESSOR 500MHZ 576BGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - DSP（數(shù)字式信號處理器） 系列:TigerSHARC® 標(biāo)準(zhǔn)包裝:2 系列:StarCore 類型:SC140 內(nèi)核 接口:DSI，以太網(wǎng)，RS-232 時鐘速率:400MHz 非易失內(nèi)存:外部 芯片上RAM:1.436MB 電壓 - 輸入/輸出:3.30V 電壓 - 核心:1.20V 工作溫度:-40°C ~ 105°C 安裝類型:表面貼裝 封裝/外殼:431-BFBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:431-FCPBGA（20x20） 包裝:托盤 |
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