參數(shù)資料
型號： ADSP-BF592BCPZ
廠商： Analog Devices Inc
文件頁數(shù)： 9/44頁
文件大?。?/td> 0K
描述： IC DSP CTRLR 64LFCSP
視頻文件： Blackfin? BF592 Introduction
特色產(chǎn)品： Blackfin Embedded Processor
標準包裝： 1
系列： Blackfin®
類型： 定點
接口： I²C，I²S，IrDA，PPI，SPI，SPORT，UART
時鐘速率： 400MHz
非易失內(nèi)存： ROM（64 kB）
芯片上RAM： 64kB
電壓 - 輸入/輸出： 1.8V，2.5V，3.3V
電壓 - 核心： 1.29V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-VFQFN 裸露焊盤，CSP
供應商設(shè)備封裝： 64-LFCSP-VQ（9x9）
包裝： 托盤
Rev. B
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July 2013
ADSP-BF592 Clock Related Operating Conditions
Table 8 describes the core clock timing requirements for the
ADSP-BF592 processor. Take care in selecting MSEL, SSEL, and
CSEL ratios so as not to exceed the maximum core clock and
system clock (see Table 10). Table 9 describes phase-locked loop
operating conditions.
Table 8. Core Clock (CCLK) Requirements
Parameter
Min VDDINT
Nom VDDINT
Max CCLK
Frequency
Unit
fCCLK
Core Clock Frequency (All Models)
1.33 V
1.400 V
400
MHz
Core Clock Frequency (Industrial/Commercial Models)
1.16 V
1.225 V
300
MHz
Core Clock Frequency (Industrial/Commercial Models)
1.10 V
1.150 V
2501
MHz
Table 9. Phase-Locked Loop Operating Conditions
Parameter
Min
Max
Unit
fVCO
Voltage Controlled Oscillator (VCO) Frequency
(Non-Automotive Models)
72
Instruction Rate
1
MHz
Voltage Controlled Oscillator (VCO) Frequency
(Automotive Models)
84
Instruction Rate
1
MHz
Table 10. Maximum SCLK Conditions
Parameter
1
VDDEXT 1.8 V/2.5 V/3.3 V Nominal
Unit
fSCLK
CLKOUT/SCLK Frequency (VDDINT 1.16 V )
100
MHz
CLKOUT/SCLK Frequency (VDDINT <1.16 V )
80
MHz
1 fSCLK must be less than or equal to fCCLK.
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PDF描述
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