Serial Peripheral Interface (SPI) Port —Slave Timing Table 24 and Figure 16 describe SPI port slave operations. T" />
參數(shù)資料
型號： ADSP-BF535PBB-300
廠商： Analog Devices Inc
文件頁數(shù)： 27/44頁
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 16BIT 260BGA
產(chǎn)品培訓模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
標準包裝： 1
系列： Blackfin®
類型： 定點
接口： PCI，SPI，SSP，UART，USB
時鐘速率： 300MHz
非易失內(nèi)存： 外部
芯片上RAM： 308kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.50V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 260-BBGA
供應商設備封裝： 260-PBGA（19x19）
包裝： 托盤
–33–
REV. A
ADSP-BF535
Serial Peripheral Interface (SPI) Port
—Slave Timing
Table 24 and Figure 16 describe SPI port slave operations.
Table 24. Serial Peripheral Interface (SPI) Port—Slave Timing
Parameter
Min
Max
Unit
Timing Requirements
tSPICHS
Serial Clock High Period
2tSCLK
ns
tSPICLS
Serial Clock Low Period
2tSCLK
ns
tSPICLK
Serial Clock Period
4tSCLK
ns
tHDS
Last SPICLK Edge to
SPISS Not Asserted
2tSCLK
ns
tSPITDS
Sequential Transfer Delay
2tSCLK
ns
tSDSCI
SPISS Assertion to First SCK Edge
2tSCLK
ns
tSSPID
Data Input Valid to SCK Edge (Data Input Setup)
1.6
ns
tHSPID
SCK Sampling Edge to Data Input Invalid
1.6
ns
Switching Characteristics
tDSOE
SPISS Assertion to Data Out Active
0.0
6.0
ns
tDSDHI
SPISS Deassertion to Data High Impedance
0.0
6.5
ns
tDDSPID
SCK Edge to Data Out Valid (Data Out Delay)
0.0
7.0
ns
tHDSPID
SCK Edge to Data Out Invalid (Data Out Hold)
0.0
6.5
ns
Figure 16. Serial Peripheral Interface (SPI) Port—Slave Timing
tHSPID
tDDSPID
tDSDHI
LSB
MSB
VALID
tHSPID
tDSOE
tDDSPID
tHDSPID
MISO
(OUTPUT)
MOSI
(INPUT)
tSSPID
SPISSx
(INPUT)
SCK
(CPOL = 0)
(INPUT)
SCK
(CPOL = 1)
(INPUT)
tSDSCI
tSPICHS
tSPICLS
tSPICLK
tHDS
tSPICHS
tSSPID
tHSPID
tDSDHI
LSB
VALID
MSB
VALID
tDSOE
tDDSPID
MISO
(OUTPUT)
MOSI
(INPUT)
tSSPID
LSB
VALID
LSB
CPHA = 1
CPHA = 0
tSPITDS
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