Serial Peripheral Interface (SPI) Port —Master Timing Table 23 and Figure 15 describe SPI port master operations." />
參數(shù)資料
型號： ADSP-BF535PBB-300
廠商： Analog Devices Inc
文件頁數(shù)： 26/44頁
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描述： IC DSP CONTROLLER 16BIT 260BGA
產(chǎn)品培訓模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
標準包裝： 1
系列： Blackfin®
類型： 定點
接口： PCI，SPI，SSP，UART，USB
時鐘速率： 300MHz
非易失內(nèi)存： 外部
芯片上RAM： 308kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.50V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 260-BBGA
供應(yīng)商設(shè)備封裝： 260-PBGA（19x19）
包裝： 托盤
ADSP-BF535
–32–
REV. A
Serial Peripheral Interface (SPI) Port
—Master Timing
Table 23 and Figure 15 describe SPI port master operations.
Table 23. Serial Peripheral Interface (SPI) Port—Master Timing
Parameter
Min
Max
Unit
Timing Requirements
tSSPID
Data Input Valid to SCK Edge (Data Input Setup)
6.5
ns
tHSPID
SCK Sampling Edge to Data Input Invalid
1.6
ns
Switching Characteristics
tSDSCIM
SPIxSEL Low to First SCK Edge (x=0 or 1)
(2
tSCLK) – 3
ns
tSPICHM
Serial Clock High Period
(2
tSCLK) – 3
ns
tSPICLM
Serial Clock Low Period
(2
tSCLK) – 3
ns
tSPICLK
Serial Clock Period
4
tSCLK
ns
tHDSM
Last SCK Edge to
SPIxSEL High (x=0 or 1)
(2
tSCLK) – 3
ns
tSPITDM
Sequential Transfer Delay
2
tSCLK
ns
tDDSPID
SCK Edge to Data Out Valid (Data Out Delay)
0.0
6.0
ns
tHDSPID
SCK Edge to Data Out Invalid (Data Out Hold)
0.0
5.0
ns
Figure 15. Serial Peripheral Interface (SPI) Port—Master Timing
tSSPID
tHSPID
tHDSPID
LS B
MS B
tHSPID
tDDSPID
MOSI
(OUTPUT)
MISO
(INPUT)
SPIxSEL
(OUTPUT)
(x = 0 OR 1)
SCK
(CPOL = 0)
(OUTPUT)
SCK
(CPOL = 1)
(OUTPUT)
tSPICH M
tSPIC LM
tSPICLM
tSPICLK
tSPICH M
tHDSM
tSPITDM
tHDSPID
LSB
VALID
LS B
MSB
VAL ID
tHSPID
tDDSPID
MOSI
(OUTPUT)
MISO
(INPUT)
tSSPID
CPHA = 1
CPHA = 0
MS B
VAL ID
tSD SCIM
tSSPID
LSB
VALID
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PDF描述
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ADSP-BF535PKB-C91 制造商:Analog Devices 功能描述:
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