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參數(shù)資料
| 型號(hào)： | ADE7169ACPF16-RL |
| 廠商： | ANALOG DEVICES INC |
| 元件分類： | 模擬信號(hào)調(diào)理 |
| 英文描述： | Single-Phase Energy Measurement IC with 8052 MCU, RTC and LCD driver |
| 中文描述： | ANALOG CIRCUIT, QCC64 |
| 封裝： | 9 X 9MM, MO-220VMMD, LFCSP-64 |
| 文件頁(yè)數(shù)： | 13/140頁(yè) |
| 文件大?。?/td> | 1359K |
| 代理商： | ADE7169ACPF16-RL |
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Preliminary Technical Data
ADE7169F16
Table 4.
SPI MASTER MODE TIMING (CPHA = 1) Parameter
t
SL
SCLOCK Low Pulse Width
1
t
SH
SCLOCK High Pulse Width
1
t
DAV
Data Output Valid after SCLOCK Edge
t
DSU
Data Input Setup Time before SCLOCK Edge
t
DHD
Data Input Hold Time after SCLOCK Edge
t
DF
Data Output Fall Time
t
DR
Data Output Rise Time
t
SR
SCLOCK Rise Time
t
SF
SCLOCK Fall Time
____________________________________________
Rev. PrD | Page 13 of 140
Min
977
977
TBD
TBD
Typ
10
10
10
10
Max
TBD
25
25
25
25
Unit
ns
ns
ns
ns
ns
ns
ns
ns
ns
1
Characterized under the following conditions:
a. Core clock divider bits CD2, CD1, and CD0 in POWCON SFR set to 0, 0, and 0, respectively, that is, core clock frequency = 4.096/8 MHz.
b. SPI bit-rate selection bits SPIR1 and SPR0 in SPI2CMOD SFR set to 0 and 0, respectively.
SCLOCK
(CPOL = 0)
t
DSU
SCLOCK
(CPOL = 1)
MOSI
MISO
MSB
LSB
LSB IN
BITS 6–1
BITS 6–1
t
DHD
t
DR
t
DAV
t
DF
t
SH
t
SL
t
SR
t
SF
MSB IN
0
Figure 4. SPI Master Mode Timing (CPHA = 1)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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