參數(shù)資料
型號(hào)： ADAU1442YSVZ-3A
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 16/93頁(yè)
文件大?。?/td> 0K
描述： IC SIGMADSP 28B 175MHZ 100TQFP
標(biāo)準(zhǔn)包裝： 1
系列： SigmaDSP®
類型： 音頻處理器
應(yīng)用： 車(chē)載音頻
安裝類型： 表面貼裝
封裝/外殼： 100-TQFP 裸露焊盤(pán)
供應(yīng)商設(shè)備封裝： 100-TQFP-EP（14x14）
包裝： 托盤(pán)
ADAU1442/ADAU1445/ADAU1446
Data Sheet
Rev. D | Page 22 of 92
Table 9. PLL Modes
DSP Core Rate1
Input to MCLK
(XTALI Pin)
PLL2
PLL1
PLL0
PLL
Divider2
Core Clock
Multiplier
Core Clock
(fCORE)
Instructions per
Sample
Normal
64 × fS,NORMAL
0
1
56
3584 × fS,NORMAL
3584
128 × fS,NORMAL
0
1
2
56
3584 × fS,NORMAL
3584
256 × fS,NORMAL
0
1
0
4
56
3584 × fS,NORMAL
3584
384 × fS,NORMAL
0
1
6
56
3584 × fS,NORMAL
3584
512 × fS,NORMAL
1
0
8
56
3584 × fS,NORMAL
3584
Dual
32 × fS,DUAL
0
1
56
1792 × fS,DUAL
1792
64 × fS,DUAL
0
1
2
56
1792 × fS,DUAL
1792
128 × fS,DUAL
0
1
0
4
56
1792 × fS,DUAL
1792
192 × fS,DUAL
0
1
6
56
1792 × fS,DUAL
1792
256 × fS,DUAL
1
0
8
56
1792 × fS,DUAL
1792
Quad
16 × fS,QUAD
0
1
56
896 × fS,QUAD
896
32 × fS,QUAD
0
1
2
56
896 × fS,QUAD
896
64 × fS,QUAD
0
1
0
4
56
896 × fS,QUAD
896
96 × fS,QUAD
0
1
6
56
896 × fS,QUAD
896
128 × fS,QUAD
1
0
8
56
896 × fS,QUAD
896
1
If the normal DSP core rate (fS,NORMAL) is 44.1 kHz, the dual DSP core rate (fS,DUAL) is 88.2 kHz, and the quad DSP core rate (fS,QUAD) is 176.4 kHz. Likewise, if fS,NORMAL is 48 kHz,
then fS,DUAL is 96 kHz and fS,QUAD is 192 kHz.
2
The PLL divider is set by the PLLx pins.
XTALI
PLL MODE PINS
SELECT THE
PLL DIVIDER
(1, 2, 4, 6, 8)
PLL DIVIDER
CORE CLOCK
MULTIPLIER
REGISTER 0xE220
SELECTS THE
DSP CORE RATE
(NORMAL, DUAL, QUAD)
DSP
CORE
fS,NORMAL × 64, 128, 256, 384, 512
fS,DUAL × 32, 64, 128, 192, 256
fS,QUAD × 16, 32, 64, 96, 128
fS,NORMAL × 64
fS,DUAL × 32
fS,QUAD × 16
fS,NORMAL × 3584
fS,DUAL × 1792
fS,QUAD × 896
÷
×
07696-
010
Figure 10. Master Clock Signal Flow
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PDF描述
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參數(shù)描述
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