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參數(shù)資料
| 型號： | AD9949KCPZRL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 6/36頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CCD SIGNAL PROCESSOR 40-LFCSP |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 類型： | CCD 信號處理器，12 位 |
| 輸入類型： | 邏輯 |
| 輸出類型： | 邏輯 |
| 接口： | 3 線串口 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 40-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 40-LFCSP |
| 包裝： | 帶卷 (TR) |
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AD9949
Rev. B | Page 14 of 36
Table 8. AFE Register Map
Address
Data Bit
Content
Default Value
Name
Description
00
[11:0]
4
OPRMODE
AFE Operation Modes. (See Table 14.)
01
[9:0]
0
VGAGAIN
VGA Gain.
02
[7:0]
80
CLAMP LEVEL
Optical Black Clamp Level.
03
[11:0]
4
CTLMODE
AFE Control Modes. (See Table 15.)
04
[17:0]
0
PxGA GAIN01
PxGA Gain Registers for Color 0 [8:0] and Color 1 [17:9].
05
[17:0]
0
PxGA GAIN23
PxGA Gain Registers for Color 2 [8:0] and Color 3 [17:9].
Table 9. Miscellaneous Register Map
Address
Data Bit
Content
Default Value
Name
Description
10
[0]
0
SW_RST
Software Reset.
1 = Reset all registers to default, then self-clear back to 0.
11
[0]
0
OUT_CONTROL
Output Control.
0 = Make all dc outputs inactive.
12
[0]
0
TGCORE_RSTB
Timing Core Reset Bar.
0 = Reset TG core.
1 = Resume operation.
13
[11:0]
0
UPDATE
Serial Update.
Sets the line (HD) within the field to update serial data.
14
[0]
0
PREVENTUPDATE
Prevents the update of the VD updated registers.
1 = Prevent Update.
15
[0]
0
VDHDEDGE
VD/HD Active Edge.
0 = Falling Edge Triggered.
1 = Rising Edge Triggered.
16
[1:0]
0
FIELDVAL
Field Value Sync.
0 = Next Field 0.
1 = Next Field 1.
2/3 = Next Field 2.
17
[0]
0
HBLKRETIME
Retime HBLK to Internal H1 Clock.
Preferred setting is 1. Setting to 1 adds one cycle delay to HBLK
toggle positions.
18
[1:0]
0
CLPBLKOUT
CLP/BLK Pin Output Select.
0 = CLPOB.
1 = PBLK.
2 = HBLK.
3 = Low.
19
[0]
1
CLPBLKEN
Enable CLP/BLK Output.
1 = Enable.
1A
[0]
0
TEST MODE
Internal Test Mode.
Should always be set high.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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