參數(shù)資料
型號： AD9888KS-205
廠商： ANALOG DEVICES INC
元件分類： 消費(fèi)家電
英文描述： TRI N RECP M J/N 2-13
中文描述： SPECIALTY CONSUMER CIRCUIT, PQFP128
封裝： PLASTIC, MQFP-128
文件頁數(shù)： 17/32頁
文件大?。?/td> 249K
代理商： AD9888KS-205
REV. A
AD9888
–17–
8 PIPE DELAY
P0
P1
P2
P3
P4
P5
P6
P7
U0
V1
U2
V3
U4
RGBIN
HSYNC
PXCK
HS
ADCCK
DATACK
ROUTA
HSOUT
Y0
Y1
Y2
Y3
Y4
GOUTA
VARIABLE DURATION
Figure 22. 4:2:2 Output Mode
2-WIRE SERIAL REGISTER MAP
The AD9888 is initialized and controlled by a set of registers, which determine the operating modes. An external controller is
employed to write and read the Control Registers through the 2-line serial interface port.
Table V. Control Register Map
Read and
Write or
Read Only
Hex
Address
Default
Value
Bits
Register Name
Function
00H
RO
7:0
Chip Revision
An 8-bit register which represents the silicon revision level. Revision 0
= 0000 0000.
This register is for Bits [11:4] of the PLL divider. Larger values mean the
PLL operates at a faster rate. This register should be loaded first whenever
a change is needed. (This will give the PLL more time to lock.) See Note
1.
Bits [7:4] LSBs of the PLL divider word. See Note 1.
Bits [7:6] VCO Range. Selects VCO frequency range. (See PLL description.)
Bits [5:3] Charge Pump Current. Varies the current that drives the low-
pass filter. (See PLL description.)
ADC Clock phase adjustment. Larger values mean more delay. (1 LSB =
T/32)
00001000 Clamp Placement Places the Clamp signal an integer number of clock periods after the trail-
ing edge of the Hsync signal.
00010100 Clamp Duration
Number of clock periods that the Clamp signal is actively clamping.
00100000 Hsync Output
Sets the number of pixel clocks that HSOUT will remain active.
Pulsewidth
10000000 Red Gain
Controls ADC input range (Contrast) of each respective channel. Bigger
values give less contrast.
10000000 Green Gain
10000000 Blue Gain
1000000
*
Red Offset
Controls dc offset (Brightness) of each respective channel. Bigger values
decrease brightness.
1000000
*
Green Offset
1000000
*
Blue Offset
01H
R/
W
7:0
01101001 PLL Div MSB
02H
03H
R/
W
R/
W
7:4
7:2
1101
****
PLL Div LSB
01
******
VCO/CPMP
**
001
***
04H
R/
W
7:3
10000
***
Phase Adjust
05H
R/
W
7:0
06H
07H
R/
W
R/
W
7:0
7:0
08H
R/
W
7:0
09H
0AH
0BH
R/
W
R/
W
R/
W
7:0
7:0
7:1
0CH
0DH
R/
W
R/
W
7:1
7:1
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