t
參數(shù)資料
型號(hào)： AD9826KRSZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 19/20頁(yè)
文件大?。?/td> 0K
描述： IC IMAGE SGNL PROC 16BIT 28-SSOP
標(biāo)準(zhǔn)包裝： 47
類型： 圖像傳感器
輸入類型： 邏輯
輸出類型： 邏輯
接口： 3 線串口
電流 - 電源： 75mA
安裝類型： 表面貼裝
封裝/外殼： 28-SSOP（0.209"，5.30mm 寬）
供應(yīng)商設(shè)備封裝： 28-SSOP
包裝： 管件
產(chǎn)品目錄頁(yè)面： 798 (CN2011-ZH PDF)
AD9826
–8–
TIMING DIAGRAMS
ANALOG
INPUTS
CDSCLK1
CDSCLK2
ADCCLK
OUTPUT
DATA
D<7:0>
PIXEL n (R,G,B)
PIXEL
(n+1)
PIXEL
(n+2)
tAD
tC1
tAD
tC2C1
tC2
tC2ADF
tC2ADR
tADC2
tOD
tADCLK
HIGH
BYTE
LOW
BYTE
HB
LB
HB
LB
HB
LB
HB
LB
HB
LB
G(n)
R(n)
B(n–1)
G(n–1)
R(n–1)
B(n–2)
G(n–2)
R(n–2)
tPRA
tC1C2
Figure 1. 3-Channel CDS Mode Timing
It is recommended that CDSCLK falling edges do not occur within the first 10 ns following an ADCCLK edge.
ANALOG
INPUTS
CDSCLK1
CDSCLK2
ADCCLK
OUTPUT
DATA
D<7:0>
PIXEL n
PIXEL
(n+1)
PIXEL
(n+2)
tAD
tC1
tAD
tC2C1
tC2ADR
tOD
HIGH BYTE
LOW BYTE
tC1C2
LOW BYTE
HIGH BYTE
tPRB
PIXEL (n–4)
PIXEL (n–3)
PIXEL (n–2)
tC2ADF
tADCLK
tC2
NOTE
IN 1-CHANNEL CDS MODE, THE CDSCLK1 FALLING EDGE AND THE CDSCLK2 RISING EDGE MUST OCCUR WHILE ADCCLK IS “LOW.”
Figure 2. 1-Channel CDS Mode Timing
REV. B
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PDF描述
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參數(shù)描述
AD9826KRSZRL 功能描述:IC IMAGE SGNL PROC 16BIT 28-SSOP RoHS:是 類別:集成電路 (IC) >> 接口 - 傳感器和探測(cè)器接口 系列:- 其它有關(guān)文件:Automotive Product Guide 產(chǎn)品培訓(xùn)模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標(biāo)準(zhǔn)包裝:74 系列:- 類型:觸控式傳感器 輸入類型:數(shù)字 輸出類型:數(shù)字 接口:JTAG，串行 電流 - 電源:100µA 安裝類型:表面貼裝 封裝/外殼:20-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:20-TSSOP 包裝:管件
AD9828JST 制造商:Analog Devices 功能描述:
AD9828JSTRL 制造商:Analog Devices 功能描述:
AD9830 制造商:AD 制造商全稱:Analog Devices 功能描述:CMOS Complete DDS
AD9830AST 制造商:Analog Devices 功能描述:Direct Digital Synthesizer 50MHz 1-DAC 10-Bit Parallel 48-Pin LQFP 制造商:Rochester Electronics LLC 功能描述:50 MHZ 10-BIT DDS DAC I.C. - Tape and Reel 制造商:Analog Devices 功能描述:IC 10BIT DAC DDS 50 MHZ SMD 9830
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