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參數(shù)資料
| 型號： | AD9826KRSZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 14/20頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC IMAGE SGNL PROC 16BIT 28-SSOP |
| 標準包裝： | 47 |
| 類型： | 圖像傳感器 |
| 輸入類型： | 邏輯 |
| 輸出類型： | 邏輯 |
| 接口： | 3 線串口 |
| 電流 - 電源： | 75mA |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-SSOP（0.209"，5.30mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 28-SSOP |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁面： | 798 (CN2011-ZH PDF) |
–3–
AD9826
DIGITAL SPECIFICATIONS
Parameter
Symbol
Min
Typ
Max
Unit
LOGIC INPUTS
High Level Input Voltage
VIH
2.0
V
Low Level Input Voltage
VIL
0.8
V
High Level Input Current
IIH
10
μA
Low Level Input Current
IIL
10
μA
Input Capacitance
CIN
10
pF
LOGIC OUTPUTS
High Level Output Voltage
VOH
4.5
V
Low Level Output Voltage
VOL
0.1
V
High Level Output Current
IOH
50
μA
Low Level Output Current
IOL
50
μA
LOGIC OUTPUTS (with DRVDD = 3 V)
High Level Output Voltage, (IOH = 50
μA)
VOH
2.95
V
Low Level Output Voltage (IOL = 50
μA)
VOL
0.05
V
Specifications subject to change without notice.
TIMING SPECIFICATIONS
Parameter
Symbol
Min
Typ
Max
Unit
CLOCK PARAMETERS
3-Channel Pixel Rate
tPRA
200
ns
1-Channel Pixel Rate
tPRB
80
ns
ADCCLK Pulsewidth
tADCLK
30
ns
CDSCLK1 Pulsewidth
tC1
8ns
CDSCLK2 Pulsewidth
tC2
8ns
CDSCLK1 Falling to CDSCLK2 Rising
tC1C2
0ns
ADCCLK Falling to CDSCLK2 Rising
tADC2
0ns
CDSCLK2 Rising to ADCCLK Rising
tC2ADR
5ns
CDSCLK2 Falling to ADCCLK Falling
tC2ADF
30
ns
CDSCLK2 Falling to CDSCLK1 Rising
tC2C1
5ns
Aperture Delay for CDS Clocks
tAD
2ns
SERIAL INTERFACE
Maximum SCLK Frequency
fSCLK
10
MHz
SLOAD to SCLK Set-Up Time
tLS
10
ns
SCLK to SLOAD Hold Time
tLH
10
ns
SDATA to SCLK Rising Set-Up Time
tDS
10
ns
SCLK Rising to SDATA Hold Time
tDH
10
ns
SCLK Falling to SDATA Valid
tRDV
10
ns
DATA OUTPUTS
Output Delay
tOD
6ns
3-State to Data Valid
tDV
10
ns
Output Enable High to 3-State
tHZ
10
ns
Latency (Pipeline Delay)
3 (Fixed)
Cycles
NOTES
It is recommended that CDSCLK falling edges do not occur within the first 10 ns following an ADCCLK edge.
Specifications subject to change without notice.
(TMIN to TMAX, AVDD = 5 V, DRVDD = 5 V, CDS Mode, fADCCLK = 15 MHz, fCDSCLK1 = fCDSCLK2 = 5 MHz,
CL = 10 pF, unless otherwise noted.)
(TMIN to TMAX, AVDD = 5 V, DRVDD = 5 V, specs are for 16-bit performance.)
REV. B
相關(guān)PDF資料 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| AD9826KRSZRL | 功能描述:IC IMAGE SGNL PROC 16BIT 28-SSOP RoHS:是 類別:集成電路 (IC) >> 接口 - 傳感器和探測器接口 系列:- 其它有關(guān)文件:Automotive Product Guide 產(chǎn)品培訓(xùn)模塊:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 標準包裝:74 系列:- 類型:觸控式傳感器 輸入類型:數(shù)字 輸出類型:數(shù)字 接口:JTAG，串行 電流 - 電源:100µA 安裝類型:表面貼裝 封裝/外殼:20-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:20-TSSOP 包裝:管件 |
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