參數(shù)資料
型號(hào)： AD9523BCPZ-REEL7
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 48/60頁(yè)
文件大?。?/td> 0K
描述： IC INTEGER-N CLCK GEN 72LFCSP
標(biāo)準(zhǔn)包裝： 400
類型： 時(shí)鐘/頻率發(fā)生器，扇出緩沖器（分配）
PLL： 是
主要目的： 以太網(wǎng)，光纖通道，SONET/SDH
輸入： CMOS
輸出： HSTL，LVCMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:14
差分 - 輸入:輸出： 是/是
頻率 - 最大： 1GHz
電源電壓： 1.71 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 72-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 72-LFCSP-VQ（10x10）
包裝： 帶卷 (TR)
配用： AD9523/PCBZ-ND - BOARD EVAL FOR AD9523
AD9523
Data Sheet
Rev. C | Page 52 of 60
Table 52. PLL1 Output Control (PLL1_OUT, Pin 72)
Address
Bits
Bit Name
Description
0x1BA
[7:5]
Reserved
4
PLL1 output CMOS driver
strength
CMOS driver strength
1: weak
0: strong
[3:0]
PLL1 output divider
0000: divide-by-1
0001: divide-by-2 (default)
0010: divide-by-4
0100: divide-by-8
1000: divide-by-16
No other inputs permitted
Table 53. PLL1 Output Channel Control
Address
Bits
Bit Name
Description
0x1BB
7
PLL1 output driver power-down
[6:4]
Reserved
3
Route VCXO clock to
Channel 3 divider input
1: channel uses VCXO clock. Routes VCXO clock to divider input.
0: channel uses VCO divider output clock
2
Route VCXO clock to
Channel 2 divider input
1: channel uses VCXO clock. Routes VCXO clock to divider input.
0: channel uses VCO divider output clock
1
Route VCXO clock to
Channel 1 divider input
1: channel uses VCXO clock. Routes VCXO clock to divider input.
0: channel uses VCO divider output clock
0
Route VCXO clock to
Channel 0 divider input
1: channel uses VCXO clock. Routes VCXO clock to divider input.
0: channel uses VCO divider output clock
Readback (Address 0x22C to Address 0x22D)
Table 54. Readback Registers (Readback 0 and Readback 1)
Address
Bits
Bit Name
Description
0x22C
7
Status PLL2 reference clock
1: OK
0: off/clocks are missing
6
Status PLL1 feedback clock
1: OK
0: off/clocks are missing
5
Status VCXO
1: OK
0: off/clocks are missing
4
Status REF_TEST
1: OK
0: off/clocks are missing
3
Status REFB
1: OK
0: off/clocks are missing
2
Status REFA
1: OK
0: off/clocks are missing
1
Lock detect PLL2
1: locked
0: unlocked
0
Lock detect PLL1
1: locked
0: unlocked
0x22D
[7:4]
Reserved
3
Holdover active
1: holdover is active (both references are missing)
0: normal operation
2
Selected reference
(in auto mode)
Selected reference (applies only when the device automatically selects the reference;
for example, not in manual control mode)
1: REFB
0: REFA
1
Reserved
0
VCO calibration in progress
1: VCO calibration in progress
0: VCO calibration not in progress
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PDF描述
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AD9525 制造商:AD 制造商全稱:Analog Devices 功能描述:Low Jitter Clock Generator with Eight LVPECL Outputs
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