參數(shù)資料
型號(hào)： A1415A-PL84C
元件分類(lèi)： FPGA
英文描述： FPGA, 200 CLBS, 1500 GATES, 125 MHz, PQCC84
封裝： PLASTIC, MS-007-AE, LCC-84
文件頁(yè)數(shù)： 19/68頁(yè)
文件大?。?/td> 489K
代理商： A1415A-PL84C
1-200
A1415A, A14V15A Timing Characteristics (continued)
(Worst-Case Commercial Conditions)
Note:
1.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route timing is based
on actual routing delay measurements performed on the device prior to shipment.
I/O Module Input Propagation Delays
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed
3.3V Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max. Units
tINY
Input Data Pad to Y
2.8
3.2
3.6
4.2
5.5
ns
tICKY
Input Reg IOCLK Pad to Y
4.7
5.3
6.0
7.0
9.2
ns
tOCKY
Output Reg IOCLK Pad to Y
4.7
5.3
6.0
7.0
9.2
ns
tICLRY
Input Asynchronous
Clear to Y
4.7
5.3
6.0
7.0
9.2
ns
tOCLRY
Output Asynchronous
Clear to Y
4.7
5.3
6.0
7.0
9.2
ns
Predicted Input Routing Delays1
tIRD1
FO=1 Routing Delay
0.9
1.0
1.1
1.3
1.7
ns
tIRD2
FO=2 Routing Delay
1.2
1.4
1.6
1.8
2.4
ns
tIRD3
FO=3 Routing Delay
1.4
1.6
1.8
2.1
2.8
ns
tIRD4
FO=4 Routing Delay
1.7
1.9
2.2
2.5
3.3
ns
tIRD8
FO=8 Routing Delay
2.8
3.2
3.6
4.2
5.5
ns
I/O Module Sequential Timing
tINH
Input F-F Data Hold
(w.r.t. IOCLK Pad)
0.0
ns
tINSU
Input F-F Data Setup
(w.r.t. IOCLK Pad)
2.0
2.3
2.5
3.0
ns
tIDEH
Input Data Enable Hold
(w.r.t. IOCLK Pad)
0.0
ns
tIDESU
Input Data Enable Setup
(w.r.t. IOCLK Pad)
5.8
6.5
7.5
8.6
ns
tOUTH
Output F-F Data Hold
(w.r.t. IOCLK Pad)
0.7
0.8
0.9
1.0
ns
tOUTSU
Output F-F Data Setup
(w.r.t. IOCLK Pad)
0.7
0.8
0.9
1.0
ns
tODEH
Output Data Enable Hold
(w.r.t. IOCLK Pad)
0.3
0.4
0.5
ns
tODESU
Output Data Enable Setup
(w.r.t. IOCLK Pad)
1.3
1.5
1.7
2.0
ns
相關(guān)PDF資料
PDF描述
A1415A-PLG84C FPGA, 200 CLBS, 1500 GATES, 125 MHz, PQCC84
A1415A-PQ100C FPGA, 200 CLBS, 1500 GATES, 125 MHz, PQFP100
A1415A-PQG100C FPGA, 200 CLBS, 1500 GATES, 125 MHz, PQFP100
A1415A-VQ100C FPGA, 200 CLBS, 1500 GATES, 125 MHz, PQFP100
A1415A-VQG100C FPGA, 200 CLBS, 1500 GATES, 125 MHz, PQFP100
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參數(shù)描述
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A1415A-PL84M 制造商:Microsemi Corporation 功能描述:FPGA ACT 3 Family 1.5K Gates 200 Cells 125MHz 0.8um Technology 5V 84-Pin PLCC 制造商:Microsemi SOC Products Group 功能描述:FPGA ACT 3 1.5K GATES 200 CELLS 125MHZ 0.8UM 5V 84PLCC - Rail/Tube 制造商:Microsemi Corporation 功能描述:IC FPGA 1500 GATES 84-PLCC MIL
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A1415A-PLG84M 制造商:Microsemi Corporation 功能描述:FPGA ACT 3 Family 1.5K Gates 200 Cells 125MHz 0.8um (CMOS) Technology 5V 84-Pin PLCC 制造商:Microsemi SOC Products Group 功能描述:FPGA ACT 3 1.5K GATES 200 CELLS 125MHZ 0.8UM 5V 84PLCC - Rail/Tube 制造商:Microsemi Corporation 功能描述:IC FPGA 1500 GATES 84-PLCC MIL
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