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參數(shù)資料
| 型號： | μPD78F9831 |
| 廠商： | NEC Corp. |
| 英文描述： | 8 Bit Single Chip Microcontrollers(8 位微控制器) |
| 中文描述： | 8位單片機微控制器（8位微控制器） |
| 文件頁數(shù)： | 122/211頁 |
| 文件大小： | 1262K |
| 代理商： | ΜPD78F9831 |
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CHAPTER 9 WATCHDOG TIMER
122
(2)
Watchdog timer mode register (WDTM)
This register sets an operation mode of the watchdog timer, and enables/disables counting of the watchdog
timer.
WDTM is set with a 1-bit or 8-bit memory manipulation instruction.
RESET input clears WDTM to 00H.
Figure 9-3. Format of Watchdog Timer Mode Register
Notes 1.
Once RUN has been set to 1, it cannot be cleared to 0 by software. Therefore, when counting is
started, it cannot be stopped by any means other than RESET input.
2.
Once WDTM3 and WDTM4 have been set to 1, they cannot be cleared to 0 by software.
3.
The watchdog timer starts operations as an interval timer when RUN is set to 1.
Cautions 1. When the watchdog timer is cleared by setting 1 to RUN, the actual overflow time is up
to 0.8% shorter than the time set by timer clock selection register 2 (TCL2).
2. In watchdog timer mode 1 or 2, set WDTMK (bit 0 of interrupt mask flag register 0
(MK0)) to 1 after confirming the WDTIF (bit 0 of interrupt request flag register 0 (IF0))
being set to 0. When watchdog timer mode 1 or 2 is selected under the condition
where WDTIF is 1, a non-maskable interrupt occurs at the completion of rewriting.
RUN
0
1
Watchdog Timer Operation Selection
Note 1
Stops counting.
Clears counter and starts counting.
WDTM4
Watchdog Timer Operation Mode Selection
Note 2
WDTM3
0
1
1
0
1
1
Operation stop
Interval timer mode (overflow and maskable interrupt occur)
Note 3
Watchdog timer mode 1 (overflow and non-maskable interrupt occur)
Watchdog timer mode 2 (overflow occurs and reset operation started)
0
0
RUN
0
0
WDTM4
WDTM3
0
0
0
WDTM
<7>
6
5
4
Symbol
Address
After Reset
R/W
FFF9H
00H
R/W
3
2
1
0
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PDF描述 |
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