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參數(shù)資料
| 型號： | μPD78F9197Y |
| 廠商： | NEC Corp. |
| 英文描述： | 8 Bit Single Chip Microcontrollers(8 位單片微控制器) |
| 中文描述： | 8位單片機(jī)微控制器（8位單片微控制器） |
| 文件頁數(shù)： | 89/150頁 |
| 文件大?。?/td> | 636K |
| 代理商： | ΜPD78F9197Y |
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Preliminary Product Information
89
μ
PD78F9197Y
(d) SMB mode register 0 (SMBM0)
SMBM0 is used to specify SCL0 level control and interrupt control.
SMBM0 is manipulated using a 1-bit or 8-bit memory manipulation instruction.
A RESET input loads 20H into SMBM0.
Figure 7-41. Format of SMB Mode Register 0 (1/2)
SCLCTL0
SCL level control
Note 1
SCL0 is held low.
When SCL0 is high, SCL0 is held low after waiting until SCL0 is made low.
0
0
0
SCLCTL0 AWTIM0
STIE0
TOEN0
TOCL01
TOCL00
SMBM0
Symbol
Address
When reset
R/W
FF7CH
20H
R/W
6
7
5
4
3
2
AWTIM0
At the slave, an interrupt request is generated on the falling edge of the 9th clock period when an address
match (COI0 = 1) is found during address data reception.
The clock is pulled low to cause the master to wait.
0
1
0
Normal operation
1
STIE0
Start condition interrupt enable
Start condition interrupt generation is disabled.
0
Normal operation
1
Wait and interrupt control when an address match is found
Notes 2, 3
At the slave, an interrupt request is generated on the falling edge of the 8th clock period when an address
match (COI0 = 1) is found during address data reception.
The clock is pulled low to cause the master to wait.
1
Notes 1.
If SCL0 is made low with SCLCTL0, wait state cannot be released with WREL0.
2.
When an extension code is received (EXC0 = 1), wait state is forcibly set in the 8th clock period.
3.
During address transfer, the master waits in the 9th clock period.
相關(guān)PDF資料 |
PDF描述 |
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