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參數(shù)資料
| 型號： | ZPSD512B1 |
| 英文描述： | Field Programmable Microcontroller Peripherals(可編程邏輯，零功耗，16K位SRAM,40個可編程I/O,通用PLD有61個輸入) |
| 中文描述： | 現(xiàn)場可編程微控制器外圍設(shè)備（可編程邏輯，零功耗，16K的位的SRAM，40余個可編程輸入/輸出，通用PLD的有61個輸入） |
| 文件頁數(shù)： | 90/142頁 |
| 文件大?。?/td> | 786K |
| 代理商： | ZPSD512B1 |
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ZPSD5XX Famly
7-90
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
*
*
*
*
FrezAck3
FrezAck2
FrezAck1
FrezAck0
NOTES:
At RESET all these bits intialize as 0's.
*
= Not used.
Status Flags Register
There are eight READ-ONLY status flags. The lower four bits represent Freeze
Acknowledge bits.
Counter/Timer
Registers
(Cont.)
FrezAck Bits
These Freeze Acknowledge bits are useful in the Freeze/Freeze Acknowledge protocol.
After the Microcontroller senses that the FrezAck bit is being set it proceeds to access the
Image Register for a read or write operation.
FrezAck0 Bit:
When this bit is
1:
Image Register Access is granted.
0:
Image Register Access is not granted.
FrezAck1 Bit:
When this bit is
1:
Image Register Access is granted.
0:
Image Register Access is not granted.
FrezAck2 Bit:
When this bit is
1:
Image Register Access is granted.
0:
Image Register Access is not granted.
FrezAck3 Bit:
When this bit is
1:
Image Register Access is granted.
0:
Image Register Access is not granted.
DLCY Register:
Bits
<
4:0
>
of the DLCY register are used to assign Delay Cycles to the Counter/Timer.
Various Clock Scaling values possible are 0 through 31 (decimal).
At RESET these bits initialize as 0. If necessary, the user has the option to set these bits up
to generate Delay Cycles (DLCY) to scale down the Counter/Timer clock (see Table 24).
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
*
*
*
DLCY4
DLCY3
DLCY2
DLCY1
DLCY0
NOTE:
*
= Not used.
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PDF描述 |
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