REV. 1.2.2 40 NOTE: MC" />
參數(shù)資料
型號： XR17D158CV-F
廠商： Exar Corporation
文件頁數(shù)： 35/73頁
文件大?。?/td> 0K
描述： IC UART PCI BUS OCTAL 144LQFP
產(chǎn)品培訓模塊： UART Product Overview
標準包裝： 60
特點： *
通道數(shù)： 8
FIFO's： 64 字節(jié)
規(guī)程： RS485
電源電壓： 3.3V，5V
帶自動流量控制功能： 是
帶IrDA 編碼器/解碼器： 是
帶故障啟動位檢測功能： 是
帶調(diào)制解調(diào)器控制功能： 是
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應商設備封裝： 144-LQFP（20x20）
包裝： 托盤
其它名稱： 1016-1291
XR17D158
xr
UNIVERSAL (3.3V AND 5V) PCI BUS OCTAL UART
REV. 1.2.2
40
NOTE: MCR bits 2 and 3 (OP1 and OP2 outputs) are not available in the XR17D158. They are present for 16C550
compatibility during Internal loopback, see
5.8
Registers
5.8.1
Receive Holding Register (RHR) - Read-Only
5.8.2
Transmit Holding Register (THR) - Write-Only
5.8.3
Baud Rate Generator Divisors (DLL and DLM) - Read/Write
The Baud Rate Generator (BRG) is a 16-bit counter that generates the data rate for the transmitter and
receiver. The baud rate is programmed through registers DLL and DLM which are only accessible when LCR
bit-7 is set to logic 1. See “Section 5.1, Programmable Baud Rate Generator” on page 30 for more detail.
0 1 1 1
SPR
R/W
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
User Data
1 0 0 0
FCTR
R/W
TRG
Table
Bit-1
TRG
Table
Bit-0
Auto
RS485
Enable
Invert IR
RX Input
RTS/DTR
Hyst Bit-3
RTS/DTR
Hyst Bit-2
RTS/DTR
Hyst Bit-1
RTS/DTR
Hyst Bit-0
1 0 0 1
EFR
R/W
Auto
CTS/DSR
Enable
Auto
RTS/DTR
Enable
Special
Char
Select
Enable
IER [7:5],
ISR [5:4],
FCR[5:4],
MCR[7:5,2]
MSR[7:4]
Software
Flow Cntl
Bit-3
Software
Flow Cntl
Bit-2
Software
Flow Cntl
Bit-1
Software
Flow Cntl
Bit-0
1 0 1 0
TXCNT
R
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
1 0 1 0
TXTRG
W
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
1 0 1 1
RXCNT
R
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
1 0 1 1
RXTRG
W
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
1 1 0 0
XCHAR
R
0
Xon Det.
Indicator
Xoff Det.
Indicator
Self-clear
after read
1 1 0 0
XOFF1
W
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
1 1 0 1
XOFF2
W
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
1 1 1 0
XON1
W
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
1 1 1 1
XON2
W
Bit-7
Bit-6
Bit-5
Bit-4
Bit-3
Bit-2
Bit-1
Bit-0
TABLE 13: UART CHANNEL CONFIGURATION REGISTERS DESCRIPTION. SHADED BITS ARE ENABLED BY EFR BIT-4.
ADDRESS
A3-A0
REG
NAME
READ/
WRITE
BIT-7
BIT-6
BIT-5
BIT-4
BIT-3
BIT-2
BIT-1
BIT-0
COMMENT
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PDF描述
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