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參數資料
| 型號： | XCV812E-7FG900I |
| 廠商： | XILINX INC |
| 元件分類： | FPGA |
| 英文描述： | Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| 中文描述： | FPGA, 4704 CLBS, 254016 GATES, 400 MHz, PBGA900 |
| 封裝： | PLASTIC, FBGA-900 |
| 文件頁數： | 70/116頁 |
| 文件大?。?/td> | 1087K |
| 代理商： | XCV812E-7FG900I |
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Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays
Module 3 of 4
16
www.xilinx.com
1-800-255-7778
DS025-3 (v2.2) July 17, 2002
R
Virtex-E Pin-to-Pin Output Parameter Guidelines
All devices are 100% functionally tested. Listed below are representative values for typical pin locations and normal clock
loading. Values are expressed in nanoseconds unless otherwise noted.
Global Clock Input to Output Delay for LVTTL, 12 mA, Fast Slew Rate,
with
DLL
Global Clock Input to Output Delay for LVTTL, 12 mA, Fast Slew Rate,
without
DLL
Description
(1)
Symbol
Device
(3)
Speed Grade
(2)
Units
Min
-8
-7
-6
LVTTL Global Clock Input to Output Delay using
Output Flip-flop, 12 mA, Fast Slew Rate,
with
DLL.
For data
output
with different standards, adjust
the delays with the values shown in
‘‘IOB Output
Switching Characteristics Standard Adjustments’’
on page 8
.
T
ICKOFDLL
XCV405E
1.0
3.1
3.1
3.1
ns
XCV812E
1.0
3.1
3.1
3.1
ns
Notes:
1.
Listed above are representative values where one global clock input drives one vertical clock line in each accessible column, and
where all accessible IOB and CLB flip-flops are clocked by the global clock net.
Output timing is measured at 50% V
CC
threshold with 35 pF external capacitive load. For other I/O standards and different loads, see
Table 2
and
Table 3
.
DLL output jitter is already included in the timing calculation.
2.
3.
Description
(1)
Symbol
Device
Speed Grade
(2)
Units
Min
-8
-7
-6
LVTTL Global Clock Input to Output Delay using
Output Flip-flop, 12 mA, Fast Slew Rate,
without
DLL.
For data
output
with different standards, adjust
the delays with the values shown in
‘‘IOB Output
Switching Characteristics Standard Adjustments’’
on page 8
.
T
ICKOF
XCV405E
1.6
4.5
4.7
4.9
ns
XCV812E
1.8
4.8
5.0
5.2
ns
Notes:
1.
Listed above are representative values where one global clock input drives one vertical clock line in each accessible column, and
where all accessible IOB and CLB flip-flops are clocked by the global clock net.
Output timing is measured at 50% V
CC
threshold with 35 pF external capacitive load. For other I/O standards and different loads, see
Table 2
and
Table 3
.
2.
相關PDF資料 |
PDF描述 |
|---|---|
| XCV812E-8BG404C | Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-8BG404I | Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-8BG556C | Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-8BG556I | Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-8BG560C | Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
相關代理商/技術參數 |
參數描述 |
|---|---|
| XCV812E-8BG404C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-8BG404I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-8BG556C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-8BG556I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| XCV812E-8BG560C | 功能描述:IC FPGA 1.8V C-TEMP 560-MBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:Virtex®-E EM 產品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標準包裝:24 系列:XC4000E/X LAB/CLB數:100 邏輯元件/單元數:238 RAM 位總計:3200 輸入/輸出數:80 門數:3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應商設備封裝:120-CPGA（34.55x34.55） |
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