參數(shù)資料
型號： XC3S400AN-4FG400I
廠商： Xilinx Inc
文件頁數(shù)： 71/123頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 3AN 400FBGA
標準包裝： 60
系列： Spartan®-3AN
LAB/CLB數(shù)： 896
邏輯元件/單元數(shù)： 8064
RAM 位總計： 368640
輸入/輸出數(shù)： 311
門數(shù)： 400000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 400-BGA
供應商設備封裝： 400-FBGA（21x21）
Spartan-3AN FPGA Family: DC and Switching Characteristics
DS557 (v4.1) April 1, 2011
Product Specification
51
Block RAM Timing
Table 38: Block RAM Timing
Symbol
Description
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Clock-to-Output Times
TRCKO
When reading from block RAM, the delay from the active
transition at the CLK input to data appearing at the DOUT
output
–2.06
–2.49
ns
Setup Times
TRCCK_ADDR Setup time for the ADDR inputs before the active transition at
the CLK input of the block RAM
0.32
–0.36
–ns
TRDCK_DIB
Setup time for data at the DIN inputs before the active
transition at the CLK input of the block RAM
0.28
–0.31
–ns
TRCCK_ENB
Setup time for the EN input before the active transition at the
CLK input of the block RAM
0.69
–0.77
–ns
TRCCK_WEB
Setup time for the WE input before the active transition at the
CLK input of the block RAM
1.12
–1.26
–ns
Hold Times
TRCKC_ADDR Hold time on the ADDR inputs after the active transition at the
CLK input
0
–0
–ns
TRCKD_DIB
Hold time on the DIN inputs after the active transition at the
CLK input
0
–0
–ns
TRCKC_ENB
Hold time on the EN input after the active transition at the CLK
input
0
–0
–ns
TRCKC_WEB
Hold time on the WE input after the active transition at the CLK
input
0
–0
–ns
Clock Timing
TBPWH
High pulse width of the CLK signal
1.56
–1.79
–ns
TBPWL
Low pulse width of the CLK signal
1.56
–1.79
–ns
Clock Frequency
FBRAM
Block RAM clock frequency
0
320
0
280
MHz
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 10.
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